LeonardoSpectrum

Cadence CONFORMAL是一款形式验证驱动的等效、低功耗和ECO解决方案，使用可为用户提供独立的等效性检查解决方案，支持从RTL到P&R的最终网表验证设计。除了标准的等效性检查外，Conformal解决方案提供丰富的功能，随着设计不断变得更加复杂，以满足对功率、性能、面积和上市时间的严格要求，设计的形式验证仍然是确保芯片成功的主要和必须具备的签核指标。包含低功耗设计的静态验证解决方案，包括低功耗等效性检查。自动化ECO生成功能，可实现最小的网表更改和更快的流片。时钟域交叉和SDC验证解决方案的约束设计器。

Verilog HDL（简称 Verilog ）是一种硬件描述语言，用于数字电路的系统设计。可对算法级、门级、开关级等多种抽象设计层次进行建模。Verilog 继承了 C 语言的多种操作符和结构，与另一种硬件描述语言 VHDL 相比，语法不是很严格，代码更加简洁，更容易上手。Verilog 不仅定义了语法，还对语法结构都定义了清晰的仿真语义。因此，Verilog 编写的数字模型就能够使用 Verilog 仿真器进行验证。

JasperGold是Cadence推出的形式验证平台，此新型形式验证解决方案将Cadence Incisive形式与JasperGold技术整合为单一平台，与以往解决方案相比，效率得到了较大提升。此外，整合至Cadence系统开发套装 （Cadence System Development Suite）后，JasperGold技术可缩短验证时间。

Premier 包括识别仪器，以提供一种易于使用的方法，以查找在板上运行的 FPGA 设计中的功能错误。该解决方案提供模拟器，如对已实现的 FPGA 硬件的可见性，并查看直接叠加在 RTL 代码上的运行 FPGA 的实际信号值。通过这种方式，用户可以以目标操作速度执行系统内调试。

LeonardoSpectrum 是 Mentor 公司出品的一款 HDL 逻辑综合软件，应用于通信、宽带、无线及多媒体领域的可编程 SoC 设计。Leonardo Spectrum 可控性较强。可以提供更好的合成能力，是 Mentor Graphics 发展的合成工具，它能协助 Atmel 客户在一个合成环境中使用VHDL 或 Verilog 语言完成 FPGA 设计，让他们针对工业控制、通信、宽频、无线与多媒体等应用市场，更轻易的建立和管理 FPSLIC 设计。

Hierux Designer是将平面化电路图整理成层次化电路图的软件。因为使用ChipAnalyzer提取出来的电路为平面化电路图，不具备可读性，需要进行层次化整理。Hierux Designer是专业的整理软件，在整理过程中，会自动维护电路的正确性，让工程师可以将精力放在电路的整理和分析上，而不是在无休止的数据管理和验证工作上。