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重 置 确 定
芯片逻辑综合

芯片逻辑综合

芯片逻辑综合（Logic Synthesis）是数字集成电路设计中的关键步骤，主要用于将硬件描述语言（HDL，如Verilog或VHDL）编写的RTL（寄存器传输级）设计转换为门级网表。逻辑综合工具通过优化逻辑功能、时序、面积、功耗等，确保设计满足性能、资源和功耗要求。
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芯片逻辑综合客户案例
工业机械/通用设备/专业设备/工业零部件

新思科技 X 英伟达，联合打造EDA超级引擎

客户：
英伟达公司
厂商：
Synopsys Inc. 新思
软件：
Synplify Premier
共14家厂商提供报价服务
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上海索谷软件技术有限公司
苏州鸿博信息技术有限公司
上海耀唐科技有限公司
上海科仿信息科技有限公司
苏州鼎拓信息技术有限公司
鑫辰信息科技（深圳）有限公司
深圳比思电子有限公司
上海北恩科技有限公司
广州林启科技有限公司
Synopsys Inc. 新思
德正数字技术（深圳）有限公司
深圳市贝思科尔软件技术有限公司
芯片逻辑综合产品
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JasperGold
JasperGold是Cadence推出的形式验证平台，此新型形式验证解决方案将Cadence Incisive形式与JasperGold技术整合为单一平台，与以往解决方案相比，效率得到了较大提升。此外，整合至Cadence系统开发套装 （Cadence System Development Suite）后，JasperGold技术可缩短验证时间。
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Cadence CONFORMAL
Cadence CONFORMAL是一款形式验证驱动的等效、低功耗和ECO解决方案，使用可为用户提供独立的等效性检查解决方案，支持从RTL到P&R的最终网表验证设计。除了标准的等效性检查外，Conformal解决方案提供丰富的功能，随着设计不断变得更加复杂，以满足对功率、性能、面积和上市时间的严格要求，设计的形式验证仍然是确保芯片成功的主要和必须具备的签核指标。包含低功耗设计的静态验证解决方案，包括低功耗等效性检查。自动化ECO生成功能，可实现最小的网表更改和更快的流片。时钟域交叉和SDC验证解决方案的约束设计器。
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Verilog HDL
Verilog HDL（简称 Verilog ）是一种硬件描述语言，用于数字电路的系统设计。可对算法级、门级、开关级等多种抽象设计层次进行建模。Verilog 继承了 C 语言的多种操作符和结构，与另一种硬件描述语言 VHDL 相比，语法不是很严格，代码更加简洁，更容易上手。Verilog 不仅定义了语法，还对语法结构都定义了清晰的仿真语义。因此，Verilog 编写的数字模型就能够使用 Verilog 仿真器进行验证。
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LeonardoSpectrum
LeonardoSpectrum 是 Mentor 公司出品的一款 HDL 逻辑综合软件，应用于通信、宽带、无线及多媒体领域的可编程 SoC 设计。Leonardo Spectrum 可控性较强。可以提供更好的合成能力，是 Mentor Graphics 发展的合成工具，它能协助 Atmel 客户在一个合成环境中使用VHDL 或 Verilog 语言完成 FPGA 设计，让他们针对工业控制、通信、宽频、无线与多媒体等应用市场，更轻易的建立和管理 FPSLIC 设计。
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Design Compiler NXT
新思科技Design Compiler® NXT是新思科技Design Compiler系列的新一代RTL综合产品，进一步巩固了新思科技Design Compiler Graphical在RTL综合产品市场的领先地位。新思科技Design Compiler NXT引入的技术创新包括：快速高效的优化引擎、云就绪、全新高精度RC估算方法，和5nm及以下工艺节点所需的多种功能。
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Cadence Genus
Cadence 开发了下一代逻辑和物理综合工具 Genus Synthesis Solution，它是从头开始构建的，旨在全面解决设计生产力差距。该解决方案基于大规模并行架构开发，综合运行时间加快 3 到 5 倍，并与提供布局和布线的 Cadence Innovus Implementation System 紧密相关。该解决方案还引入了一种新的全局分析算法，用于微架构选择，可以显著减少数据路径面积，而不会影响性能。
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Synplify Premier
Premier 包括识别仪器，以提供一种易于使用的方法，以查找在板上运行的 FPGA 设计中的功能错误。该解决方案提供模拟器，如对已实现的 FPGA 硬件的可见性，并查看直接叠加在 RTL 代码上的运行 FPGA 的实际信号值。通过这种方式，用户可以以目标操作速度执行系统内调试。
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Empyrean ApexSyn逻辑综合工具
逻辑综合工具Empyrean ApexSyn®具实现了从 RTL 设计到门级网表的自动综合、扫描链电路插入，以及对设计进行性能、面积和功耗的优化，是补齐覆盖数字设计和实现流程的重要环节，为华大九天完成数字电路设计全流程EDA工具系统的建设推进了重要一环。
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RocSyn
RocSyn实现逻辑综合的完整流程：经过编译、高层次优化、逻辑优化、工艺映射、时序优化等步骤将用户设计中的硬件描述语言转换成门级网表，达到一流的性能指标(延时，面积，功耗，即PPA)。
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智V验证平台 FusionVerify Platform
智V验证平台（FusionVerify Platform）是芯华章推出的验证EDA工具，其初衷就是为了解决数字电路验证中碎片化的挑战，满足提高验证效率、易用性，以及点工具无法提供的额外验证功能等需要。智V验证平台（FusionVerify Platform）主要由七大产品系列和四大技术支柱组成。这七大产品系列分别是：硬件仿真系统、FPGA原型验证系统、智能场景验证、形式验证、逻辑仿真、系统调试以及验证云；四大技术支柱分别是：智能编译 （Intelligent Compiler）、智能调试（Intelligent Debug）、智能验证座舱（Intelligent Cockpit）以及智能云原生（Intelligent Cloud Native）。
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