RocSyn

产品定位

RocSyn® 是鸿芯微纳（Giga Design Automation）推出的版图驱动逻辑综合工具，属于数字芯片全流程 EDA 工具链的一环。逻辑综合是芯片设计中的关键步骤，RocSyn® 通过编译、高层次优化、逻辑优化、工艺映射、时序优化等完整流程，将用户设计中的硬件描述语言转换为门级网表，以达到一流的性能、功耗与面积（PPA）指标。

主要功能

• 标准支持：兼容 Verilog 2005 与 SystemVerilog 2017 硬件描述语言标准，支持 SDC 时序约束。
• 多层次优化：提供高层次优化、数据链路（datapath）优化、逻辑优化、基于时序的优化以及基于版图的优化，从多个层面改善综合结果。
• 低功耗与 UPF 综合：支持低功耗设计与 UPF（统一功耗格式）综合，满足复杂电源管理策略下的设计需求。
• 扫描链插入：支持扫描链（scan chain）插入，便于后续的可测试性设计与良率管控。
• 版图驱动综合：以版图信息驱动综合过程，使综合结果更贴近物理实现，改善时序与拥塞。
• 增量编译：支持增量编译，方便在局部修改后的快速迭代。

适用场景与价值

RocSyn® 面向数字集成电路前端设计团队，适用于 SoC 与各类数字芯片的逻辑综合环节。其 PPA 指标达到国内领先、国际一流水平，可与鸿芯微纳的布局布线（Fantaisie®）、静态时序签核（ChimeTime®）、功耗签核（HesVesPower®）等工具协同，支撑本土数字芯片全流程设计。