Verilog HDL

1、可采用 3 种不同的方式进行设计建模：行为级描述——使用过程化结构建模；数据流描述——使用连续赋值语句建模；结构化方式——使用门和模块例化语句描述。

2、两类数据类型：线网（wire）数据类型与寄存器（reg）数据类型，线网表示物理元件之间的连线，寄存器表示抽象的数据存储元件。

3、能够描述层次设计，可使用模块实例化描述任何层次。

4、用户定义原语（UDP）创建十分灵活。原语既可以是组合逻辑，也可以是时序逻辑。

5、可提供显示语言结构指定设计中的指定端口到端口的时延，以及路径时延和时序检查。

6、Verilog 支持其他编程语言接口（PLI）进行进一步扩展。PLI 允许外部函数访问 Verilog 模块内部信息，为仿真提供了更加丰富的测试方法。

7、同一语言可用于生成模拟激励和指定测试的约束条件。

8、设计逻辑功能时，设计者可不用关心不影响逻辑功能的因素，例如工艺、温度等。