语言定位
Verilog HDL 是一种用于数字电路与系统的硬件描述语言（HDL），用于对电子系统进行建模、设计与验证。其演进已并入 SystemVerilog（IEEE 1800）标准，当前最新为 IEEE 1800-2023，广泛应用于 ASIC 与 FPGA 的逻辑设计、仿真与综合。
模块化结构
以 module/endmodule 定义可复用的设计单元，支持层次化实例化与参数化（parameter），通过端口（input/output/inout）描述模块接口，构建从门级到系统级的分层设计。
多抽象级建模
支持开关级、门级、数据流级与行为级多种抽象层次建模：开关级描述晶体管与连线，门级使用内置基本门元语，数据流级通过连续赋值（assign）描述信号关系，行为级以 always/initial 过程块表达时序与算法逻辑。
数据类型与逻辑
提供 wire、reg、integer、real 等数据类型及向量（bit-select、part-select）与数组；支持四值逻辑（0、1、x、z）以表达未定与高阻状态，便于精确建模数字电路行为。
时序与事件控制
提供基于时延（#delay）与事件（@、wait）的时序控制，配合时钟沿（posedge/negedge）描述同步时序逻辑，支持仿真中的精确事件调度与并发进程建模。
测试平台与验证
通过 initial 块、任务（task）与函数（function）构建测试平台（testbench），生成激励并采集响应，结合 $display、$monitor 等系统任务进行仿真观测，是数字验证流程的基础。
