芯片逻辑综合软件合集

Cadence 开发了下一代逻辑和物理综合工具 Cadence Genus，它是从头开始构建的，旨在全面解决设计生产力差距。该解决方案基于大规模并行架构开发，综合运行时间加快 3 到 5 倍，并与提供布局和布线的 Cadence Innovus Implementation System 紧密相关。该解决方案还引入了一种新的全局分析算法，用于微架构选择，可以显著减少数据路径面积，而不会影响性能。

Cadence Genus可以将逻辑综合的运行时间加快高达 5 倍，并且线性扩展至超过 1000 万个电路单元。此外，全新的物理感知能力可以将单元级和芯片级综合的迭代次数减少 2 倍或 2 倍以上。结合这些强大的功能，您可以将 RTL设计效率提高 10 倍。此外，新的体系结构级整体分析优化引擎可以将数据通路面积减少多达 20％，同时对性能产生影响。

Design Compiler是Synopsys公司提供的用于电路逻辑综合的核心工具，可以将HDL描述的电路转换为基于工艺库的门级网表。新思科技Design Compiler® NXT是新思科技Design Compiler系列的新一代RTL综合产品，进一步巩固了新思科技Design Compiler Graphical在RTL综合产品市场的领先地位。

新思科技Design Compiler NXT引入的技术创新包括：快速高效的优化引擎、云就绪、全新高精度RC估算方法，和5nm及以下工艺节点所需的多种功能。Design Compiler NXT采用新的优化和智能多线程技术，可扩展性得到增强，最多可扩展至 8 个 CPU。Design Compiler NXT借助先进的优化和并发时钟数据（CCD）技术，总功耗降低 12%，面积缩小 10%。Synopsys Cloud Digital Instance 提供经过简化的预配置自动综合流程。

Synplify Premier是Synopsys公司旗下的一款专门针对FPGA和CPLD实现的逻辑综合工具，Synplify Premier的工具涵盖了可编程逻辑器件（FPGAs、PLDs和CPLDs）的综合，验证，调试，物理综合及原型验证等领域。

Synplify Premier是功能超强的FPGA综合环境。Synplify Premier不仅集成了Synplify Pro所有的优化选项，包括BEST算法、Resource Sharing，Retiming和Cross-Probing等等。更集成了专利的Graph-Based Physical Synthesis综合技术，并提供Floor Plan选项，是业界领先的FPGA物理综合解决方案，能把高端FPGA性能发挥到最好；从而可以轻松应对复杂的高端FPGA设计和单芯片ASIC 原型验证。这些特有的功能包括：全面兼容ASIC代码；支持Gated Clock的转换；支持Design Ware的转换。同时，因为整合了在线调试工具Identify，极大的方便了用户进行软硬件协同仿真，确保设计一次成功，从而大大缩短了整个软硬件开发和调试的周期。

RocSyn是深圳鸿芯微纳技术有限公司公司旗下的一款逻辑综合工具。RocSyn实现逻辑综合的完整流程：经过编译、高层次优化、逻辑优化、工艺映射、时序优化等步骤将用户设计中的硬件描述语言转换成门级网表，达到一流的性能指标(延时，面积，功耗，即PPA)。

RocSyn实现逻辑综合的完整流程：支持Verilog 2005和SystemVerilog 2017标准，支持时序约束（SDC），低功耗设计，UPF综合，扫描链插入，增量编译等功能。RocSyn提供多层次、多方位的优化：包括高层次优化，数据链路优化，逻辑优化，基于时序的优化，基于版图的优化等。RocSyn性能指标（延时，面积，功耗，即PPA）达到国内领先和国际一流水平。

‌Empyrean ApexSyn是北京华大九天科技股份有限公司推出的一款逻辑综合工具，主要用于数字电路设计。逻辑综合工具Empyrean ApexSyn®具实现了从 RTL 设计到门级网表的自动综合、扫描链电路插入，以及对设计进行性能、面积和功耗的优化，是补齐覆盖数字设计和实现流程的重要环节。

Empyrean ApexSyn逻辑综合软件广泛应用于各种数字电路设计场景，特别是在需要高性能和高性价比的FPGA设计中表现出色。其独特的行为提取综合技术（BEST）能够在进行高层次优化后，提供更快的运行时间和更高的设计质量。用户反馈表明，该工具在多家客户中实现了应用落地，并得到了广泛认可‌。