HDL作者提高了单个工程师的生产力，同时提高了他们作为一个团队的工作能力。先进的编辑器和HDL代码可视化，以图形和表格的形式呈现设计，加快了FPGA和ASIC设计的设计创建和分析。时间就是金钱，但数据也是如此，所以HDL作者还通过管理设计数据和设计流程来帮助设计师、设计团队和他们的公司节省时间，从而提高生产率。
产品说明无论是设计FPGA还是ASIC，这些设备都具有先进的功能和复杂的功能，当处于紧张的开发周期中时，这些功能会给设计团队带来生产高效、稳健芯片的负担。因此，设计团队对开发高质量设计结果的HDL流程、自动化和风格指南提出了更高的要求。
标准语言（如VHDL、Verilog、SystemVerilog）和IP格式，以及常见的行业版本管理系统有助于产生可重复和可靠的设计过程，但使用这些标准的工具需要做的不仅仅是编辑文本文件。Mentor Graphics为FPGA和ASIC HDL开发提供了完整的设计解决方案，从全面的设计创建开始，解决新代码创建、正式和非正式设计重用，以及两者之间的任何组合。
主要功能和优点：
物理合成
使用P&R后数据执行优化
减少未来P&R迭代的运行时间
交互式物理布局编辑器
查找物理实现中的问题区域
优化特定区域或时间路径
模块化设计重用流程
重用未修改块的放置
增强设计分析
设计示意图和物理布局之间的交叉探测
Precision RTL Plus的所有功能
Mil航空和安全关键特性
物理合成（预P&R）
低功率合成
增量流量
精确IP
精确加密
SystemVerilog的混合语言支持
资源经理
ASIC原型支持
与导师工具的集成
苏公网安备 32059002002276号. 增值电信业务经营许可证：苏B2-20211237
对比
