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1.RocSyn®实现逻辑综合的完整流程：支持Verilog 2005和SystemVerilog 2017标准，支持时序约束（SDC），低功耗设计，UPF综合，扫描链插入，增量编译等功能。

2.提供多层次、多方位的优化：包括高层次优化，数据链路优化，逻辑优化，基于时序的优化，基于版图的优化等。

3.性能指标（延时，面积，功耗，即PPA）达到国内领先和国际一流水平。

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