芯片RTL编码软件合集

Synopsys VCS是Synopsys公司旗下的一款业界领先的仿真器，支持本征断言（native assertion）描述、自动测试平台生成技术（testbench）、以及代码和断言覆盖引擎，确保智能化验证的实现。

VCS 数字逻辑仿真器和VCS MX混合HDL语言仿真器都是Synopsys的智能RTL验证解决方案的基石。VCS中本征代码支持 （Native）技术确保了设计验证的效率、性能和质量，并缩短了验证周期。VCS中的本征代码技术实现了在单一工具中，支持可验证性设计（DFV），及 覆盖率驱动和约束的随机激励生成。其本征对断言的支持和所包含的丰富的断言检查工具库保证了设计人员能够方便地采用DFV技术来查找错误和提高验证质量。 此外，断言可以作为设计要求重复利用，在Synopsys的混合RTL规则验证产品Magellan中进行形式验证。VCS对专用集成电路（ASIC）生产商的建模和仿真签核（Sign-off）提供了支持。

VCS对统一的设计和验证语言标准SystemVerilog提供支持。SystemVerilog增强了设计人员的能力，加快了验证速度并提高了验证的质量。对于要求在RTL环境中使用SystemC模型进行验证的设计团队，VCS提供了支持OSCI SystemC的直接内核接口（DKI）和支持System Studio的直接内核接口（DKI）。

ModelSim是西门子公司旗下的一款优秀的工业语言仿真器，ModelSim提供最友好的调试环境，是作FPGA、ASIC设计的RTL级和门级电路仿真的首选。

ModelSim是Model Technology的HDL硬件描述语言的仿真软件，该软件可以用来实现对设计的VHDL、Verilog HDL 或是两种语言混合的程序进行仿真，同时也支持IEEE常见的各种硬件描述语言标准.无论是从使用界面和调试环境，还是从仿真速度和效果上看，ModelSim都可以算的上是业界比较优秀的HDL语言仿真软件。ModelSim支持PC和UNIX、LINUX平台，是单一内核支持VHDL和Verilog混合仿真的仿真器。它采用直接优化的编译技术、Tcl/Tk技术、和单一内核仿真，编译仿真速度业界最快，编译的代码与平台无关，便于保护IP核，具有个性化的图形界面和用户接口，为用户加快调试提供强有力的手段。

Cadence Xcelium‌是Cadence公司旗下的一款强大的仿真工具，主要用于数字和混合信号仿真。它可以帮助工程师在RTL（Register Transfer Level）编码过程中进行高效的验证和调试。

Cadence Xcelium Logic Simulation 可为 SystemVerilog、VHDL、SystemC®、e、UVM、混合信号、低功耗和X态传播(X-propagation)提供业内优异的核心引擎性能。通过记录RTL代码的各行是否被激励执行过，来评估验证质量。如果某些代码从未被激励执行，说明测试案例可能不够完善，某些设计功能可能没有被测试到‌。‌Cadence Xcelium能够提供高性能的仿真，支持多核处理，加速SoC（System on Chip）研发‌。Xcelium提供了全面的调试环境，包括波形、原理图和驱动跟踪等功能，帮助工程师快速定位和修复错误‌。

‌Cadence Xcelium‌对特定领域有相应的App，包括混合信号、基于机器学习的测试压缩和功能安全，助力设计团队尽早实现对 IP 和系统级芯片 (SoC) 设计的验证收敛。

Robei EDA工具是青岛若贝电子有限公司自主开发的一种全新的面向对象的可视化芯片设计软件，可以支持基于Verilog语言的集成电路前端设计与仿真。

Robei EDA是一款用于硬件描述和验证的集成开发环境。RTL（Register Transfer Level）编码是硬件描述的一种方式，它使用硬件描述语言来描绘数据路径级的硬件行为。在Robei EDA中，RTL编码通常是通过编写Verilog或VHDL代码来实现的。同时若贝提供IP模块订制化开发，包括RISC-V CPU，SOC系统，SPI、QSPI，UART，PWM，I2C，SD卡，SDRAM，HDMI等的IP设计与供应。Robei EDA工具具备可视化架构设计、算法编程、结构层自动代码生成、语法检查、编译仿真与波形查看等功能。设计完成后可以自动生成完整Verilog代码，应用于FPGA和ASIC设计流程。可视化分层设计架构可以让工程师边搭建边编程，具备例化直观，无需记忆引脚名称，减少错误，节约手写代码量等优势。