芯片架构设计软件合集

Cadence Virtuoso系统设计平台是Cadence旗下的一个基于系统的整体解决方案，提供了从单个原理图驱动IC和封装的仿真以及LVS（Layout Versus Schematic，布局与原理图验证）干净布局的功能。Cadence Virtuoso Studio 为定制设计和实现提供先进的自动化功能，由此开启了自动化工具的新纪元，可满足多种多样的定制 IC 设计和版图迁移流程需求。

Cadence Virtuoso Schematic Editor 将定制设计原理图从源制程节点映射到目标制程节点。系统提供了一个表格作为工具的输入，其中定义了器件及其参数从源节点到目标节点的映射。如果出现符号不匹配的情况，工具会在映射的原理图上自动重新布线。映射的原理图和仿真平台与设计规格一起传送到 Cadence Virtuoso ADE Suite，优化器件尺寸，使电路性能满足规格要求。设计空间优化流程提供内置算法或可集成私有算法，用于快速精准地重新对中和优化设计。优化后的设计可针对不同的工艺角进行验证，以确保设计在目标制程节点中的可靠性。Cadence Virtuoso ADE Suite可识别源版图中的电路结构、器件分组和布局拓扑，并将其模板化。自动布局布线引擎利用提取的模板在目标制程节点中创建版图。迁移后的版图保留源版图中的关键设计意图，并将根据目标制程节点进行 DRC 和 LVS 修正。

Tanner是西门子EDA公司面向数模混合电路、模拟电路和MEMS设计等研发的集成电路设计工具。对物联网（IoT）需求的上升使全流程混合信号设计环境面临独特的要求：经济实惠且易于使用，但功能强大，可创建部署物联网所需的各类产品。

Tanner S-Edit电路原理图编辑与仿真工具集具有原理图编辑、波形仿真、模型参数和仿真设置等功能；这些工具易于使用，且能够处理复杂的混合信号IC设计的原理图编辑。Tanner S-Edit为原理图编辑和设计输入提供了一个易于使用的设计环境。它能够帮助您处理最复杂的混合信号IC原理图的编辑。S-Edit与Tanner T-Spice仿真、Tanner L-Edit IC版图编辑工具，以及Tanner DRC和LVS验证工具紧密结合。S-Edit通过优化您的生产效率和加速从设计概念到芯片的实现，以帮助您满足当今快节奏的市场需求。更快的设计周期可以帮助您快速地找到最佳解决方案，从而腾出更多时间和资源进行工艺方面的验证。最终降低了IC后期验证的风险，获得更高的良率和更快的上市时间。

Synopsys Custom Compiler是Synopsys 旗下的用于完全定制模拟、定制数字和混合信号 IC 设计的现代解决方案。作为 Synopsys Custom Design Family 的核心，Custom Compiler 提供设计输入、仿真管理和分析以及自定义版图编辑功能。它提供行业领先的生产力、性能和易用性，同时易于传统工具的用户采用。

ustom Compiler 设计环境包括混合信号设计输入、设计调试、仿真管理、分析和报告功能。对于布局，Custom Compiler 提供快速且用户友好的多边形编辑功能，并通过其开创性的视觉辅助自动化流程提高生产力。视觉辅助自动化是一种创新方法，可将版图生产力提高 2-10 倍，尤其是对于基于 FinFET 的困难设计。Custom Compiler 包括内置验证功能，可在布局过程中捕获物理和电气错误。这些测试包括设计规则检查、电迁移检查以及电阻和电容提取。Custom Compiler 设计环境支持模板和早期寄生仿真，可以轻松传达设计意图并实现模拟设计收敛。

Custom Compiler将定制设计任务时间由数天缩短至数小时，消弭了FinFET的生产力差距。为了将FinFET版图生产力提升到新的高度，Synopsys采用了新颖的定制设计方法，即开发视觉辅助自动化技术，从而提高普通设计任务的速度，降低迭代次数并支持复用。

Empyrean Aether  Schematic Editor (简称Empyrean Aether SE) 是华天九天股份有限公司旗下的一款集模拟电路、数模混合信号电路等全定制电路设计流程中前端原理图的设计编辑工具。工具能快速实现符号库和电路图的创建和编辑，具备便捷的操作和灵活的开放接口，帮助用户有效提升电路设计速度。

Empyrean Aether SE工具提供友好的设计环境和灵活的工具设置界面，例如多视图窗口显示、自定义工具栏设置、快捷键设置以及丰富的设计命令等。Empyrean Aether SE提供EDIF、SPICE、Verilog等各种模拟、数字标准网表的导入导出接口。工具支持层次化的编辑功能方便用户进行复杂层次化电路设计。同时提供强大的电路规则实时检查 (Realtime ERC) 、继承连接 (Inherited Connection）和层次化线网追踪（Trace Net）等功能，在确保电路连接正确性的同时实现了更高的设计效率。

Empyrean Aether SE提供混合信号设计仿真环境 (Empyrean Aether MDE)，集成仿真工具（Empyrean ALPS AS/MS）及波形查看工具（Empyrean iWave），为混合信号、模拟及数字电路设计提供了完整高效的交互式前端设计流程，充分满足用户的电路以及仿真设计需求。

NavisPro是上海概伦电子股份有限公司旗下的一个款层次化SoC设计规划软件，NavisPro提供RTL SoC设计规划解决方案以预判在物理实现阶段常见的设计问题。

NavisPro将整个芯片智能划分为多个模块或子系统，每个子系统布局皆可独立实现，由此解决了SoC设计的复杂性问题。在NavisPro中，芯片分区包括层次化的物理分区和每个子系统的布局，而子系统的端口布局是关键性约束条件之一，直接决定了全芯片绕线拥堵状况。NavisPro准确评估子系统之间的总线互连时序对于时序收敛至关重要，而跨设计层次的接口net时序估算则是全芯片时序分析的一个非常有用的功能。NavisPro减少不必要的设计迭代以缩短SoC设计上市时间。

Robei EDA工具是青岛若贝电子有限公司自主开发的一种全新的面向对象的可视化芯片设计软件，可以支持基于Verilog语言的集成电路前端设计与仿真。

Robei EDA工具是自主可控的数字前端EDA开发工具为企业提供可视化架构设计、快速验证仿真、快速语法检查、快速纠错提供了便利，加快企业研发进度，提升代码可视化与架构合理化，便于系统集成、架构展示与会议沟通、为模块重用复用提供坚实基础，让企业研发效率提升，研发成本下降。同时若贝提供IP模块订制化开发，包括RISC-V CPU，SOC系统，SPI、QSPI，UART，PWM，I2C，SD卡，SDRAM，HDMI等的IP设计与供应。Robei EDA工具具备可视化架构设计、算法编程、结构层自动代码生成、语法检查、编译仿真与波形查看等功能。设计完成后可以自动生成完整Verilog代码，应用于FPGA和ASIC设计流程。可视化分层设计架构可以让工程师边搭建边编程，具备例化直观，无需记忆引脚名称，减少错误，节约手写代码量等优势。