NavisPro 层次化SoC设计规划方案 -

1、经业界验证的 SoC 设计规划解决方案

2、多层次设计规划（RTL/Gate/Black box）

3、灵活的设计抽象管理

4、丰富而实用的功能方便解决实际工程问题

5、自动区块引脚分配和总线互连规划

6、独立 RTL 设计规划解决方案

7、输入数据设置省时省力

8、大幅减少设计迭代次数从而缩短设计周期

在现代SoC设计中，许多处理器被用在单个芯片中。子系统间总线互连时序的准确估计是时序收敛的关键。跨设计层次的接口网络时序估计对于全芯片级接口网络时序是非常有用的。

产品优势

Navis-FP

以约束驱动的RTL布局

灵活的封装设计分析

快速进行设计迭代

Navis-CM

可视化RTL设计和调试

可视化的时钟树结构和时钟设计规则检查

图形化调试环境的电源约束验证和校正

设计早期阶段的设计约束管理

产品应用

 SoC设计的RTL阶段布局可行性分析

用于倒装贴片式封装芯片设计的带凸点的IO PAD配置

RTL和门级逻辑电路设计