关注微信公众号
添加客服微信
为任何设备生成构建块IP,利用经过验证的第三方IP实现精确性。
使用HDL Designer进行设计重用,用FormalPro进行等价性检查。
简化ASIC到FPGA的迁移,自动门控时钟转换,DesignWare实例的转换,支持ASIC时序约束(SDC)。