2025年，Multi-Die技术将被50%新型 HPC芯片所采用

过去几十年来，单片芯片一直是推动技术进步的主力。但就像工业革命期间，役畜被更高效强大的机器所取代一样，半导体行业如今也处于类似变革的阶段。

Multi-Die和基于小芯片的设计，即将多个专用芯片集成在单个封装中或将集成电路垂直堆叠，有望带来比单片芯片更高的性能和灵活性，能够满足高性能计算（HPC）以及AI驱动的工作负载对处理能力永无止境的需求。但是，要开发这些先进的芯片设计，需要极其雄厚的资金和前沿的研发能力。

但如今情况不同了。

Multi-Die技术、工具、流程和IP都在迅速成熟。工程专业知识也在不断发展。同时，晶圆代工厂的产能持续扩张。基于这些考虑，我们预测，到2025年，50%的新型高性能计算芯片设计将采用Multi-Die技术。

要将Multi-Die设计推向市场，仅靠研发是不够的。它还需要高带宽、低延迟的互连、具备充足产能的先进制造工艺，以及精密的设计工具和IP。

通用芯粒互连技术（UCIe）等开放行业标准不断成熟，有助于简化和加强异构小芯片之间的连接，同时降低风险并缩短设计周期。UCIe在高性能计算、人工智能、数据中心以及边缘应用领域的运用日益广泛，正推动市场对Multi-Die设计产生巨大需求。

除了先进互连技术的成熟与普及，晶圆代工厂也在为即将到来的Multi-Die设计浪潮做准备。这包括采用能实现更密集凸点和更高性能的新型制造工艺。额外的封装、中介层和集成选项带来了成本和架构上的灵活性。而扩大的产能意味着更多的设计和原型能够推向市场。

开发这些尖端芯片离不开最先进的设计解决方案，而新思科技始终处于Multi-Die创新的前沿。我们全面且可扩展的Multi-Die解决方案包括设计自动化工具和IP，能够助力实现：

• 早期架构探索

• 快速软件开发和系统验证

• 高效的裸片/封装协同设计

• 鲁棒的裸片间和芯片间连接

• 增强的制造能力和可靠性

我们还提供超高性能、超低延迟、超低功耗和超小面积的Die-to-Die IP解决方案，其中包括UCIe和专用控制器、物理层器件（PHY）以及验证IP。基于UCIe的IP符合最新的UCIe规范，而专用的Die-to-Die IP可提供40Gbps的性能、优化芯片边缘利用率和能效，同时具备低延迟，并支持标准和先进的封装技术。 

我们的Multi-Die解决方案已助力多个基于不同代工工艺的项目成功实现芯片量产。客户采用率和晶圆代工厂产能都在持续提升，同时高带宽低延迟的互连标准也在不断成熟。

基于以上原因，我们认为，到2025年，至少有一半的新型高性能计算芯片设计将采用Multi-Die技术。