VeriStand 与 LabVIEW 2023 64 位兼容。都 包含VeriStand的自定义设备、LabVIEW模型和LabVIEW应用程序 API需要此LabVIEW版本。VeriStand API不会在以前的版本中安装 LabVIEW版本。
LabVIEW 2023 64 位 支持 CompactRIO 控制器 和 NI R 系列 模 块。LabVIEW 可 使用 LabVIEW 的 自 定义 设备 和 LabVIEW FPGA 开发 64 位。
在构建 MathWorks Simulink 模型，用于监控信号并调整来自 Simulink 的参数 环境。XCP 提供了其他功能，例如查看 引用的模型。有关详细信息，请参阅VeriStand模型生成 GitHub 上的支持文档。
使用系统资源管理器或系统 定义 .NET API 为 DAQmx 计数器指定以下终端 任务。
用于计数器 I/O 任务的终端。
用于位置测量任务的 A/B/Z 终端。
指定这些终端允许模块通过以下方式使用所有计数器 非默认 PFI 行。
用于NI FPGA硬件支持的HDL Coder支持包 以下内容：
PXIe R 系列 Kintex-7 模 块 ─ 使用 支持包 保留 在 HDL Coder 中 从Simulink模型生成兼容NI FPGA硬件的位文件。
Simscape 模型。
在 System Explorer 中，新的 PCL DAQ 定时源的默认值为 Signal From Task（示例 完成）。此默认值适用于新项目时 source 设置为 DAQ 定时 或 自动 定时，并且有一个NI-DAQ设备，至少有一个模拟输入 硬件定时单点通道。
来自任务的信号（示例完成） 默认选项在每次主DAQ设备完成时向PCL发送一个滴答 获取 AI 通道样本。此设置有利于多路复用DAQ 具有许多通道的模块。该设置对同时采样模块没有影响 行为。
VeriStand Engine 的其他改进包括循环处理 减少通道数、映射数和故障数高的系统 渠道。大型系统，例如具有超过 20,000 个通道和 10,000 个通道的系统 映射，可以体验 HP 循环持续时间减少 50 以上 微秒。
使用VeriStand模型 生成支持将 Simulink 模型中的信号作为通道导入。查看更多 信息，请参阅VeriStand如何从模型生成支持导入模型 MATLAB插件和VeriStand模型生成支持插件 文档。
导入 EtherCAT 使用扫描引擎和EtherCAT将从站信息（ESI）文件导入VeriStand 无需安装LabVIEW的自定义设备。要开始导入 ESI 文件，请打开系统资源管理器并导航到自定义 装置。
用 VeriStand屏幕上的其他集群排列选项，用于压缩 大型群集层次结构的外观。要在VeriStand编辑器中访问这些选项，请导航至File » Preferences，然后单击Screen以选择集群排列。
IP 到 FPGA 转换 工具 2023 Q2 现在 支持 LabVIEW 2023 Q1 64 位。
使用 VeriStand 模型生成 支持 将 Simulink 模型中的非虚拟总线信号作为通道导入。 有关更多信息，请参阅VeriStand如何从模型生成支持MATLAB插件导入模型 以及VeriStand模型生成支持附加文档。
使用 niveristand 编写系统定义 （.nivssdf） 文件脚本，以便在 VeriStand 编辑器中使用，并将它们部署到 VeriStand 引擎。 有关更多信息，您可以参考VeriStand入门文档。请注意，此功能支持多个VeriStand版本。
使用命令行在VeriStand中执行流程，包括现在打开和关闭项目中特定文件或文档的功能。 有关特定命令及其功能的更多信息，请参阅VeriStand命令行选项文档。
通过编辑配置文件来调试故障，从而设置 FMU 的日志记录级别。
VeriStand Editor的报警监控器现在可以主动显示所有跳闸消息 三个选项卡（活动、历史记录、规则）。此外，它积极地呈现了 “活动”和“历史记录”选项卡。此外，报警日志会主动记录 用于全面跟踪的行程消息和值。
VeriStand Launcher 经历了重大转变，引入了 “项目”和“学习”的单独选项卡。访问预加载的集合 VeriStand 项目和教育资源，请导航至学习选项卡。 同时，“项目”选项卡提供对默认项目的访问权限，并使用户能够 无缝整合他们的自定义模板项目。
借助VeriStand模型生成支持，您现在可以保留 执行期间 .vsmodel 文件的状态，允许以后 通过 XML 文件使用保存的状态恢复模型。
