软件概述
Catapult High-Level Synthesis 是西门子 EDA 提供的高级综合与验证平台，支持以 C++ 和 SystemC 作为设计输入，面向 ASIC、FPGA 与 eFPGA 目标生成优化的 RTL 实现。平台将综合、低功耗优化、覆盖率、形式验证与系统级等价性检查集成到统一流程中，帮助设计团队缩短整体设计与验证周期，应对日益增长的复杂度和上市时间压力。
C++/SystemC 综合
提供以 C++ 或 SystemC 为设计输入的综合流程，可针对频率和目标工艺进行优化，支持 ASIC、eFPGA 与 FPGA 目标。Catapult 采用物理感知的多阈值电压（multi-VT）模式，结合面积与性能优化，为设计提供高质量的综合结果。
低功耗解决方案
在早期设计空间探索、功耗估算和低功耗 ASIC RTL 优化方面，Catapult 结合 PowerPro 技术生成高度优化的 RTL。低功耗综合流程支持从 C++ 或 SystemC 自动实现多种低功耗技术，提供业界领先的 ESL 到 RTL 的低功耗实现流程。
AI 解决方案
Catapult AI 增强高级综合流程，支持加速设计探索、量化分析以及性能、功耗和面积预测，适用于 AI/ML、深度学习、计算机视觉、通信和视频等领域的加速器设计。
Catapult 覆盖率
提供 HLS 感知的代码覆盖率，支持语句、分支、条件、表达式和数组访问覆盖率，并提供受 SystemVerilog 启发的功能覆盖率，支持 covergroup、coverpoint、bin 和 cross 等结构。
Catapult 形式验证
在高级综合过程中以形式化方法发现错误、歧义和设计问题，即使时序和接口存在差异，Catapult Formal 也能实现验证与覆盖率收敛流程。
SLEC 系统等价性检查
使用 SLEC 检查 RTL 与高级模型之间的正确性，证明规格与实现之间在语言、时序或抽象层级存在差异的情况下仍然一致。
Catapult 设计检查
在综合前对 C++/SystemC 设计进行 lint 和形式分析，避免未初始化内存读取、数组越界访问、不完整 switch 语句等设计问题，提供多种检查模式以减少基于仿真的调试需求。
高级验证
Questa HL-SystemC 支持在综合前更早开始验证，帮助在设计早期消除问题；Catapult HLV 平台通过高级设计检查、代码与功能覆盖率以及静态加形式化方法，显著缩短 SoC 验证周期并降低成本。
