工具概述
FPGA I/O Optimization 是西门子 Xpedition 平台的 FPGA/PCB 协同设计工具，用于构建正确的 FPGA I/O 分配，支持在 PCB 设计过程中进行引脚交换和基于布局的 I/O 优化，帮助工程师应对高引脚数 FPGA 集成带来的接线复杂度挑战。
流程集成
I/O 优化功能与 Xpedition Enterprise 设计流程紧密集成，可在项目任何阶段通过 Xpedition 原理图设计环境中的选项卡访问。原理图、PCB 布局和 FPGA 数据库通过同步助手保持同步，用户可决定何时将新 FPGA 数据传送到 PCB 设计。在布线前可通过平面图窗口进行楼层规划，结果可导出至 Xpedition 布局环境，FPGA 部件可在项目或企业库层面管理。
信号分组
通过创建信号组可管理高引脚数 FPGA 的信号复杂度并加快引脚分配。每个组可定义特定硬件功能的接口，并在 FPGA 中实现，组可作为独立 HDL 实体处理。信号组可通过 GUI 手动创建，也可从 Verilog 或 VHDL 等 HDL 文件提取。
引脚分区
通过将引脚分组到 FPGA I/O 库中，优化器提供更灵活的引脚分配，包括更好的 PCB 连接规划、自定义符号生成和组内引脚交换规则最小化。信号组可作为单一实体指定给分区，GUI 使引脚分区管理直观简单。
信号和引脚分配
I/O 优化器提供自动分配、信号标准监督、拖放指定、对象集操作与动态过滤等功能，简化数百个 HDL 信号到 FPGA 引脚的分配并严格遵守 FPGA 供应商规则。每次引脚分配变更都会在板级 FPGA 流程中管理，优化器位于 FPGA 与 PCB 流程之间，同步两端的所有变更。
自动生成零件和符号
针对 FPGA 逻辑在项目周期内可能多次变更的特点，工具提供强大的符号生成能力，确保符号与逻辑变更保持一致，将手工建符号所需的小时或天缩短至分钟级。
楼层规划与网线解开
可在 PCB 布局前或期间进行楼层规划，从项目早期即可调整 FPGA 引脚分配。信号引脚分配可自动优化以高效解开网线，从而减少层数、最小化信号完整性问题、增加时序预算、缩短走线长度并加速板上布线。I/O 优化器保证信号分配过程中的无差错引脚交换。
多实例与多 FPGA 优化
同一 FPGA 设备在项目间共享不同逻辑功能时，优化器完全支持多实例应用，并在 BOM 报告中列出由不同功能符号表示的 FPGA 及供应商代码。优化算法评估两个或多个 FPGA 之间所有可能的连接组合，实现最佳互连并减少初始分配产生的网络交叉点，多 FPGA 优化作为标准配置提供。
