Allegro PCB Designer的核心是PCB编辑器,它是一个直观易用的约束驱动式环境,用于创建和编辑从简单到复杂的PCB。它具有众多特性,可解决广泛的设计和可制造性难题:
(1)强大的平面规划和布局工具,包括可加速设计布局的布局复制功能
(2)强大的基于形状的推挤、紧贴交互式编辑,在建立高效互连设计环境的同时,还能实时、提醒式显示长度和时序余量
(3)动态覆铜能力可在布局和布线反复过程中提供实时”梨地”功能和自动愈合功能 该PCB编辑器还能生成一整套光绘、裸板制造和测试输出数据,包括Gerber274x、NCdrill及各种形式的裸板测试数据。
约束管理系统可实时显示物理规则/间距规则、高速规则及其状态(基于设计的当前状态),并且在整个设计过程的所有阶段均可提供。各工作表提供电子表格式的界面,使用户可以以分层的方式规定、管理和验证不同的规则。通过这种强大的应用,设计师们能将约束集创建为图形式拓扑,并进行编辑和查看,这些图形式拓扑可作为理想的实现策略的电子蓝图。它们一旦存在于数据库,约束即可针对受约束信号驱动布局布线过程。 约束管理系统与PCB编辑器完美集成,可随着设计过程的前进对约束进行实时的验证。验证的结果以图形化显示约束是否通过(绿色表示通过,红色表示未通过)。这种方法可以让设计师立即在电子表格中看到设计过程,以及所做设计更改的影响。
PCB设计解决方案的约束和规则驱动式方法学包括一套强大和灵活的、包括交互式和自动化的布局功能。在设计开始或平面规划过程中,工程师或设计师可将元件或子电路分配给特定的“区域”。可以通过元件位号、元件封装/管脚类型、相关网络名、元件号、或原理图页编号对元件进行过滤和筛选。 因为组成当今电路板的元件有数千之多,精确管理至关重要。实时装配分析和反馈有助于这种管理——根据企业或EMS的规定对元件进行布局,从而帮助设计师提高效率。动态面向装配设计(DFA)驱动式布局在交互式元件布局过程中提供实时的封装到封装间距检查。基于二维封装电子表格阵列,可以实时反馈并提供最小间隙要求。根据封装的边到边、边到端,设计师可同时布局器件,以达到最佳可布线性、可制造性及信号时序。
Allegro PCB Designer中出色的布局复制技术使用户能够在设计中快速布局布线多个相似的电路。它使用户能够使用一个可用于设计内其他实例的已布局布线电路实例作为模板。已保存布局模板还可用于使用相似电路的其他设计。复制布局时,用户可以从顶层到底层翻转或镜像电路。当电路被从顶层移动到底层时,所有相关布线层,包括埋盲孔,都会被映射到正确的层。
所有PCB Editor产品均内置三维查看器。该三维环境支持数个过滤选项、相机视图、实心、透明、线框等图形显示选项,以及用于平移、缩放和旋转显示内容的鼠标驱动式控件。三维视图还支持复杂孔结构或电路板绝缘层部分的显示。使用命令行可打开多个显示窗口,并且可以捕获三维图像并保存成JPEG格式。 翻转电路板功能将设计围绕其Y轴“翻转”,在线路板中翻转设计数据库。这种“翻转”重新组织设计的显示方式,使原来的从顶部至底部显示变为从底部至顶部。对于在实验室调试电路板的硬件工程师、或制造车间的装配/测试工程师来说,从CAD系统内部有一个真正的底侧视图是非常重要的。翻转电路板不仅限于查看,处于该模式时还能进行设计编辑。
PCB编辑器的布线功能提供的强大、交互式的功能,在提供最大化布线效率的同时保持用户对全局的控制。实时的基于形状的、任何角度的推挤布线使用户可以在“推挤优先”、“hug-preferred”、或“hug-only”模式间选择。 在布线过程中,设计师可实时、图形化地查看对于具有高速约束的互连,还剩下多少时序裕量。交互式布线还能对具有高速长度或延迟约束的网络,实现多条网络的成组布线及交互式微调。
多线路布线允许用户将多条线路作为PCB上的一组快速布线。配合“紧贴轮廓”选项,该工具能帮助设计师在刚性—柔性设计的柔性部分上面布置多条线路,时间仅需数分钟而不像传统的一次一条布线的方式需要数小时来完成。紧贴轮廓选项确保布线时可以紧贴柔性设计部分的轮廓曲线。
能生成一整套光绘、裸板制造和测试数据,包括Gerber 274x,NC drill及各种形式的裸板测试数据。更重要的是,通过包含Valor Universal Viewer的Valor ODB++接口,Cadence支持业界朝向无Gerber制造的趋势方向发展。ODB++数据格式可以创建精确可靠的制造数据,从而实现高品质的无Gerber制造。
约束驱动检查,无论是电气、物理、机械或制造,这些都对您的设计过程至关重要,因为它们可以帮助您识别和减少潜在问题以高速信号为例,防止位错误非常重要。存在差分对动态相位容差问题。只需匹配您的跟踪长度,并通过增加或减少差分对的长度将信号偏差保持在最低水平,以实现您的目标。如果你在做HDI设计,约束条件可帮助检测是否有任何过孔彼此靠得太近。根据工作区域的大小,可以删除堆叠结构并错开通孔,或者调整约束条件,避免代价高昂的错误。通过设置设计规则检查OrCAD Capture ,您可以轻松地实时解决任何问题,确保您的项目取得成功。
高速设计具有额外的挑战性,因为您所做的每一个决定都会影响设计的信号完整性,因此如何有效减少 Si 问题,最大限度地提高性能和功能?如果差分对的长度不匹配,可能会导致性能不佳和功能不强。 动态差分面控制可突出显示任何违规痕迹,同时帮助验证差分对的长度是否匹配,并满足面约束条件。不要忘记,信号准时到达以避免数据损坏也很重要,彩色编码图形可快速帮助您识别和解决任何延迟或与信号相关的问题。根据您所处的计时模式,当您调整迹线时,平视显示器中的实时视觉反馈有助于确保您正确管理信号完整性。这就是为什么您可能需要使用一些先进的制造技术,例如反向钻孔和带反向钻孔的 HDI。您的制造商可以移除存根,以帮助限制反射和阻抗差异轻松分析模拟并自行解决信号完整性问题,更快地将设计投入生产。
Allegro PCB Designer High-Speed Option 可以快速简便地应用这些高级接口的约束条件。它提供了广泛的电气规则,以确保PCB 设计实现符合高级接口的规范。此外,它允许用户使用公式与现有规则或后处理数据(例如实际的追踪长度)扩展规则。High-Speed Option 允许用户将拓扑结构应用于一组信号。拓扑结构可以包括一组走线首选项以及限制条件,如将终端电阻器放置在信号发出端还是接收端更近的地方这些技术问题。约束驱动的PCB 设计系统然后通过约束管理器给用户提供及时的反馈,如果信号不符合拓扑结构或与拓扑结构相关的规则,则可确保尽快识别出问题,帮忙用户最终解决设计问题。High-Speed Option 还可以检查过孔、连接器引脚和芯片封装引脚的延迟,以进行die2die长度/延迟匹配。它包括用于识别走线跨分割的区域(返回路径问题)的实用程序,支持背钻(消除过孔天线),并提供可加速关键网络定时闭合的定时环境,高达60-70%。
Accelerated Timing Closure
随着数据速率的增加和供电电压的降低,在现今先进的接口(如DDR3 /DDR4、PCIe、SATA 等)
中,PCB 设计师必须花费更多时间来确保接口中的信号满足时序要求。随着PCB上的集成度增加,保证
所有信号均满足时序要求的工作量也会显著增加。PCB 设计师需要新的工具来应对这种日益复杂的挑战。
Timing Vision
Timing Vision 是High-Speed Option 中创新而独特的工具,可以让用户在PCB 绘图区直接以图形方式实时查看延迟和相位信息。传统上,评估已布线接口的时序/长度的当前状态需要多次到Constraint Manager 或使用Show Element 命令。使用一个嵌入Allegro PCB 中走线引擎来评估复杂的时序约束和信号之间的相互依赖关系,可以通过定制的跟踪/连接线颜色、点线图案和定制的数据提示信息,以最简单的术语定义延迟问题,从而显示一组已布线信号的状态——DDR 通道或完整的DDRx 接口。通过嵌入式布线引擎,Timing Vision 可以在交互式编辑过程中向用户提供实时反馈,并增强用户解决大型总线或接口(如DDRx、PCIe 等)时序的能力。配合AiPT 和AiDT 功能,用户可以将调节DDRx 等标准接口所需的时间缩短三分之一,从而加快等长走线的速度,比使用传统方法手动进行调节更加高效。
AiPT
在像DDRx 这样的接口中,差分对需要设计师匹配静态和动态相位。在调节和匹配其他信号之前,匹配接口中所有差分对的相位是必要的第一步。AiPT 会自动匹配所选差分对的动态和静态相位。它使用一组参数,允许用户选择跟踪长度延长或缩短,以及接口位置设置等多种选项。使用AiPT,用户可以显著缩短匹配差分对的静态和动态相位所需的时间。
AiDT
当使用传统的手动方法进行像DDRx 这样的接口信号的延迟调节时,所需时间太长。而AiDT会根据用户定义的时序约束和调节参数,在用户选择的已走线网络通道或接口上自动生成匹配网络的等长走线。AiDT 计算所需连接的长度以满足时序约束,并在添加自动等长时使用可控推/拉技术。
Backdrilling
High-Speed Option 允许用户指定关键高速信号上的哪些通孔应该使用背钻以避免反射。输出报告,描述底部、顶部或任何层的背钻的NC 文件和钻孔图表文件,使用户可以向他们的PCB制造商发送背钻相关制造文件
Allegro PCB Designer Manufacturing Option 提供了一套全面、强大、易于使用的工具,使PCB 设计师能够高效、低成本有效地简化从产品开发、发布到制造的整个开发流程。它包括三个模块:Design forManufacturing (DFM)检查器、Documentation Editor(文档编辑器)和PanelEditor(面板编辑器)。
DFM Checker
Manufacturing Option 中的DFM Checker 模块是为那些精研制造分析的工程师设计的,他们希望在PCB设计过程的任何阶段都能在一个健壮的环境中轻松地进行制造分析。DFMChecker 为所有主要PCB 设计工具、Gerber 文件、智能制造文件和NC 数据提供全面的分析,以确保提供给制造商的内容将最小化返工和修改的风险。
Documentation Editor
Manufacturing Option 中的文档编辑器是一个PCB 文档编写工具,文档创建过程借助智能化技术,以比传统方法更短的时间生成复杂的PCB 制造文档。文档编辑器使您能够快速创建驱动PCB 制造和组装的制造图纸。
Panel Editor
Manufacturing Option 中的面板编辑器模块以自动化的的方式定义和简化文档编写的复杂过程。OrCAD Capture 该解决方案使设计师能够快速创建电子制造文档,清晰地定义PCB 制造的规格、组装、测试相关的文档。
Design Data Transfer to Manufacturing
这个功能模块可以生成完整的光绘图、裸板制造和测试文件,包括Gerber 274x、NC 钻孔和各种格式的裸板测试需要的文件。更重要的是,Cadence 支持无Gerber 制造的行业倡议,通过IPC-2581 格式设计数据的导入导出来实现。IPC-2581 数据以单个文件的形式提供给制造商,为高质量制造创造提供准确可靠的制造数据。用户也可以选择导出部分设计数据来保护他们的知识产权,而非导出所有设计数据的制造文件。IPC-2581 的导入仅用于将制造数据叠加到设计上,以供查看使用。
Constraint-Driven HDI Design Flow
由于BGA 引脚间距逐渐减小至低于1 毫米(0.8 毫米或更低的针距下降到0.65 毫米或0.5毫米),用户不得不采用高密度互连(HDI)的堆栈式PCB 技术。虽然小型化并不一定是许多市场领域的主要目标,但采用堆栈技术确实是在高密度PCB中让BGA扇出的必要手段,特别是在BGA 每侧有三排或四排引脚的情况下,几乎是必需的。Miniaturization Option 提供了一个经过验证的约束驱动的HDI 设计流程,以及一整套针对各种不同HDI 设计样式的全面设计规则,从混合堆栈/芯片组合到类似ALIVH 完整的堆垛过程。此外,它还包含添加HDI 的自动化功能,以缩短创建正确构造设计的时间。
Embedded Components(埋阻埋容)
缩小产品尺寸可以通过多种方式完成。PCB 设计师采取的一种方法是将封装元件嵌入到内层中。Miniaturization Option 能够提供约束驱动的埋阻埋容设计和布线。它支持直接和间接的附加技术,并支持具有双面接触、垂直原件嵌入以及在双层PCB 的介质层中嵌入元件。另外,它还能够提供在指定用于嵌入元件的层上创建和管理Cavitites 的功能。
Allegro PCB Designer Analog/RF Option 提供了混合信号设计环境,从原理图到带有反馈注释的布局,经过验证可以将RF 设计生产率提高到50%。它允许工程师在Allegro PCB 设计环境中创建、集成和更新模拟/RF/微波电路和数字/模拟电路。它具备强大的布局能力和与RF 仿真工具之间的强大接口,工程师可以从Allegro Design Authoring、Allegro PCB Designer或Keysight Technologies Advanced Design System (ADS)开始RF 设计。
设计团队分散在各个区域甚至不同国家的情况越来越多,这加强了缩短设计周期的挑战。解决了使用传统方法,多用户在同一设计上进行协同速度过慢且容易出错的问题。Allegro PCB Designer Team Design Option 提供了一种多用户、并行设计方法,以缩短Layout 设计时间和实现更快的上市时间。多个设计人员同时在一个PCB 上工作,共享对单个PCB 数据库的访问权限,无论团队距离多远。设计人员可以将设计分成多个部分或区域,由多个设计团队成员同时进行布局布线和编辑。设计可以垂直(分段)分区和水平(层)分区。每个设计师可以看到所有分区的设计,并更新设计视图以观察其他用户分区的状态和进度。这种分区可以显著减少总体设计周期,加速设计过程。
Allegro PCB Designer Routing Option 与PCB Editor 紧密集成。通过Routing Option 界面,所有设计信息和约束都会自动从PCB Editor 传递过来。布线完成后,所有布线信息都会自动传递回PCB Editor。高复杂度、高密度和高速网络约束等设计挑战使得PCB 的手动走线变得困难和耗时。复杂互连设计最好通过强大的自动化技术来解决。Routing Option 是强大、生产经验丰富的自动布线工具,包括批量布线模式、用户定义布线策略的控制模式,且内置自动策略功能。
High-Speed Constraints-Driven Autorouting
高速网络约束和算法处理差分对、网络等长、时序、串扰、分层走线以及当今高速电路所需的特殊要求。自动布线算法可以智能地处理绕过或穿过通孔的走线,并自动符合约束定义的长度或时序标准。自动走线用于减少噪音敏感网络上的噪声。可以将不同的设计规则应用于设计的不同区域,例如,在一个设计的连接器区域可以指定紧密的间距规则,在其他地方则可以采用较少的限制。
DFM Rules-Driven Autorouting
Routing Option 中的DFM 能力设计显著提高了制造收益。DFM 算法提供了一种扩散能力,可在可用空间的基础上自动增加导体间隙。自动铜皮扩展通过重新定位导体来创建导体与引脚、导体与SMD 焊盘以及相邻导体之间的额外空间,有助于改善制造性。用户可以灵活地定义一系列间距值或使用默认值。倒角和测试点可以在整个布线过程中添加。Routing Option 中的DFM 算法将自动使用最佳的迭代距离,从最大到最小值。Routing Option 会自动添加可测试的过孔或垫片作为测试点。可在PCB 的顶层、底层或两面添加测试点,支持单面和夹壳式测试仪。设计人员可以选择符合其制造要求的测试点插入方法。测试点可以“固定”以避免昂贵的测试夹具修改。测试点约束包括测试探针表面、过孔尺寸、过孔网格和最小中心距离。