高速设计具有额外的挑战性,因为您所做的每一个决定都会影响设计的信号完整性,因此如何有效减少 Si 问题,最大限度地提高性能和功能?如果差分对的长度不匹配,可能会导致性能不佳和功能不强。 动态差分面控制可突出显示任何违规痕迹,同时帮助验证差分对的长度是否匹配,并满足面约束条件。不要忘记,信号准时到达以避免数据损坏也很重要,彩色编码图形可快速帮助您识别和解决任何延迟或与信号相关的问题。根据您所处的计时模式,当您调整迹线时,平视显示器中的实时视觉反馈有助于确保您正确管理信号完整性。这就是为什么您可能需要使用一些先进的制造技术,例如反向钻孔和带反向钻孔的 HDI。您的制造商可以移除存根,以帮助限制反射和阻抗差异轻松分析模拟并自行解决信号完整性问题,更快地将设计投入生产。
Allegro PCB Designer High-Speed Option 可以快速简便地应用这些高级接口的约束条件。它提供了广泛的电气规则,以确保PCB 设计实现符合高级接口的规范。此外,它允许用户使用公式与现有规则或后处理数据(例如实际的追踪长度)扩展规则。High-Speed Option 允许用户将拓扑结构应用于一组信号。拓扑结构可以包括一组走线首选项以及限制条件,如将终端电阻器放置在信号发出端还是接收端更近的地方这些技术问题。约束驱动的PCB 设计系统然后通过约束管理器给用户提供及时的反馈,如果信号不符合拓扑结构或与拓扑结构相关的规则,则可确保尽快识别出问题,帮忙用户最终解决设计问题。High-Speed Option 还可以检查过孔、连接器引脚和芯片封装引脚的延迟,以进行die2die长度/延迟匹配。它包括用于识别走线跨分割的区域(返回路径问题)的实用程序,支持背钻(消除过孔天线),并提供可加速关键网络定时闭合的定时环境,高达60-70%。
Accelerated Timing Closure
随着数据速率的增加和供电电压的降低,在现今先进的接口(如DDR3 /DDR4、PCIe、SATA 等)
中,PCB 设计师必须花费更多时间来确保接口中的信号满足时序要求。随着PCB上的集成度增加,保证
所有信号均满足时序要求的工作量也会显著增加。PCB 设计师需要新的工具来应对这种日益复杂的挑战。
Timing Vision
Timing Vision 是High-Speed Option 中创新而独特的工具,可以让用户在PCB 绘图区直接以图形方式实时查看延迟和相位信息。传统上,评估已布线接口的时序/长度的当前状态需要多次到Constraint Manager 或使用Show Element 命令。使用一个嵌入Allegro PCB 中走线引擎来评估复杂的时序约束和信号之间的相互依赖关系,可以通过定制的跟踪/连接线颜色、点线图案和定制的数据提示信息,以最简单的术语定义延迟问题,从而显示一组已布线信号的状态——DDR 通道或完整的DDRx 接口。通过嵌入式布线引擎,Timing Vision 可以在交互式编辑过程中向用户提供实时反馈,并增强用户解决大型总线或接口(如DDRx、PCIe 等)时序的能力。配合AiPT 和AiDT 功能,用户可以将调节DDRx 等标准接口所需的时间缩短三分之一,从而加快等长走线的速度,比使用传统方法手动进行调节更加高效。
AiPT
在像DDRx 这样的接口中,差分对需要设计师匹配静态和动态相位。在调节和匹配其他信号之前,匹配接口中所有差分对的相位是必要的第一步。AiPT 会自动匹配所选差分对的动态和静态相位。它使用一组参数,允许用户选择跟踪长度延长或缩短,以及接口位置设置等多种选项。使用AiPT,用户可以显著缩短匹配差分对的静态和动态相位所需的时间。
AiDT
当使用传统的手动方法进行像DDRx 这样的接口信号的延迟调节时,所需时间太长。而AiDT会根据用户定义的时序约束和调节参数,在用户选择的已走线网络通道或接口上自动生成匹配网络的等长走线。AiDT 计算所需连接的长度以满足时序约束,并在添加自动等长时使用可控推/拉技术。
Backdrilling
High-Speed Option 允许用户指定关键高速信号上的哪些通孔应该使用背钻以避免反射。输出报告,描述底部、顶部或任何层的背钻的NC 文件和钻孔图表文件,使用户可以向他们的PCB制造商发送背钻相关制造文件