约束管理系统实时地显示了物理/间距和高速规则以及它们的状态(根据设计当前所处的状态),并且可适用于设计过程的任一阶段。每个工作表提供了一个电子数据表界面,能够让用户以层级的方式进行定义、管理和确认不同的规则。这种强大的功能应用可以让设计师用图形创建、编辑和评估约束集,使其作为图形的拓扑结构,当作理想的实现策略的电子蓝图。一旦约束被提交到数据库中,它们就可被用来驱动信号线的放置和布线过程。该约束管理系统是完全集成到PCB编辑器中,而约束可以随着设计过程的进行而被实时地确认。确认过程的结果是用图形化的方式表示约束条件是否满足,满足约束用绿色显示,不满足约束就用红色显示。这可使设计师可以及时地看到设计的进度,以及因电子数据表中任何设计变动而产生的影响
约束和规则驱动的方法有利于强大而灵活的布局功能,包括互动和自动的元件布局。工程师或设计师可以在设计输入或布图规划阶段将元件或支电路分配到特定的“区域”。可以通过REF、封装方式、相关信号名、零件号码或原理图表/页面号码来过滤或选择元件。当今的电路板上有成千上万种元器件,需要精确的管理,通过实时的器件装配分析和反馈,得以实现器件装配时从整体上来考虑并满足EMS规则,以提高设计师的设计速度和效率。DFA(可装配型设计)分析(Allegro PCB Design XL和GXL有提供)实现了在互动式元件放置时,实时地进行DFA规则检查。基于一个器件类型和封装排列的二维电子表格,DFA可以实时地检查器件的边到边、边到端或端到端的距离是否违反最小要求,使得PCB设计师可以同步地放置元器件以实现最优的可布线性、可生产性和信号时序要求。
由总线互联主导的高度约束、高密度设计可能会花大量时间用于战略性规划和布线。加上当今元件的密度问题、新的信号标准和特定的拓扑结构要求,传统的CAD工具和技术已经不足以满足捕捉设计师的特定布线意图要求。全局布线环境技术(仅限于Allegro PCB Design GXL)提供了捕捉和贯彻设计师意图所需的技术和方法。通过交互的流程规划架构和全局布线引擎,用户可以第一时间地将他们的经验和设计意图应用到可以了解他们所需的工具中。该解决方案完成了这一目标,让用户创建抽取的互联数据(通过互联流程规划架构),并迅速汇合于一个解决方案中,用全局布线引擎对其加以处理。使用互联提取功能降低了系统需要处理的元件数量。将元件数量从可能存在的成千上万种减少到数百种,从而使手动操作的需要大大地降低。此外,它也降低了用户在互联流程规划架构中可见器件数量,减少了他们需要在物理上进行管理的元件的数量。使用提取数据功能,布线过程中可以通过提取数据比较可布线空间和用户的设计意图是否相一致,从而得以快速完成。所以该布线引擎可以解决布线细节问题,贯彻特定的意图,用户不用时刻盯着屏幕就可以解决布线问题。这代表着当前设计工具的大幅简化,让用户可以更快更有效地完成他们的设计。如今用户可以比以往任何时候更快、更容易地汇合到一个成功的互联解决方案中,通过效率和设计速度的提高缩短了设计周期时间。
Allegro PCB Designer 内置的高级模块复用技术允许用户快速布局和布线完成设计中的多个相似电路。它允许用户使用已布局和布线电路的一个实例来创建模板,并将该模板应用于设计中的其他实例。保存的模板可以与使用类似电路的其他设计一起使用。在复制模块时,用户可以将电路从顶层翻转或镜像到底层。当电路从顶层移至底层时,所有相关的蚀刻元素,包括盲埋孔,都会映射到正确的图层。
所有PCB 编辑器产品都提供内置的3D 查看器。3D 环境支持多个过滤选项、摄像机视角、图形显示选项(如实体、透明和线框)以及鼠标驱动的控件,用于平移、缩放和旋转显示。3D 查看还支持显示复杂的过孔结构或板的隔离部分。可以使用上下文敏感的命令结构打开多个显示窗口,并且可以在JPEG 格式中捕获和保存3D 图像。
Flipboard 功能将设计沿着其Y 轴“翻转”,将画布中的设计数据库反转。这种“翻转”重新组织了设计的显示,使从顶部到底部显示的内容变成了从底部到顶部。在实验室调试电路板或在制造车间进行组装/测试工程师时,从CAD 系统中获得真正的底部视图是必不可少的。Flipboard 不仅仅限于视图,也可以在此模式下进行PCB 编辑。
PCB 编辑器的布线功能提供了强大的交互式能力,提供了受控自动化,以保持用户控制,并最大程度地提高布线生产力。实时的、基于形状的、任意角度推/拉布线使用户可以选择“推挤”、“环绕优先”或“仅环绕”等模式。在布线期间,设计人员可以查看高速约束的走线等长松弛程度的实时图形显示。交互式布线还可以对多个网络进行分组布线,并交互式调整带有高速长度或延迟约束的网络。排线布线功能允许用户在PCB 上将多条线路作为一个组快速布线。结合“仅靠近轮廓线”的选项,此实用程序可以帮助设计人员在Rigid-Flex设计的柔性部分上以分钟为单位而不是传统的逐条布线方式在几小时内布线多条线路。“仅靠近轮廓线”的选项会处理插入曲线轮廓线对齐的轨迹的部分的柔性设计。
约束驱动检查,无论是电气、物理、机械或制造,这些都对您的设计过程至关重要,因为它们可以帮助您识别和减少潜在问题以高速信号为例,防止位错误非常重要。存在差分对动态相位容差问题。只需匹配您的跟踪长度,并通过增加或减少差分对的长度将信号偏差保持在最低水平,以实现您的目标。如果你在做HDI设计,约束条件可帮助检测是否有任何过孔彼此靠得太近。根据工作区域的大小,可以删除堆叠结构并错开通孔,或者调整约束条件,避免代价高昂的错误。通过设置设计规则检查,您可以轻松地实时解决任何问题,确保您的项目取得成功。
高速设计具有额外的挑战性,因为您所做的每一个决定都会影响设计的信号完整性,因此如何有效减少 Si 问题,最大限度地提高性能和功能?如果差分对的长度不匹配,可能会导致性能不佳和功能不强。 动态差分面控制可突出显示任何违规痕迹,同时帮助验证差分对的长度是否匹配,并满足面约束条件。不要忘记,信号准时到达以避免数据损坏也很重要,彩色编码图形可快速帮助您识别和解决任何延迟或与信号相关的问题。根据您所处的计时模式,当您调整迹线时,平视显示器中的实时视觉反馈有助于确保您正确管理信号完整性。这就是为什么您可能需要使用一些先进的制造技术,例如反向钻孔和带反向钻孔的 HDI。您的制造商可以移除存根,以帮助限制反射和阻抗差异 轻松分析模拟并自行解决信号完整性问题,更快地将设计投入生产。
Allegro PCB Designer High-Speed Option 可以快速简便地应用这些高级接口的约束条件。它提供了广泛的电气规则,以确保PCB 设计实现符合高级接口的规范。此外,它允许用户使用公式与现有规则或后处理数据(例如实际的追踪长度)扩展规则。High-Speed Option 允许用户将拓扑结构应用于一组信号。拓扑结构可以包括一组走线首选项以及限制条件,如将终端电阻器放置在信号发出端还是接收端更近的地方这些技术问题。约束驱动的PCB 设计系统然后通过约束管理器给用户提供及时的反馈,如果信号不符合拓扑结构或与拓扑结构相关的规则,则可确保尽快识别出问题,帮忙用户最终解决设计问题。High-Speed Option 还可以检查过孔、连接器引脚和芯片封装引脚的延迟,以进行die2die长度/延迟匹配。它包括用于识别走线跨分割的区域(返回路径问题)的实用程序,支持背钻(消除过孔天线),并提供可加速关键网络定时闭合的定时环境,高达60-70%。
Accelerated Timing Closure
随着数据速率的增加和供电电压的降低,在现今先进的接口(如DDR3 / DDR4、PCIe、SATA 等)中,PCB 设计师必须花费更多时间来确保接口中的信号满足时序要求。随着PCB上的集成度增加,保证所有信号均满足时序要求的工作量也会显著增加。PCB 设计师需要新的工具来应对这种日益复杂的挑战。
Timing Vision
等长可视化示例
Timing Vision 是High-Speed Option 中创新而独特的工具,可以让用户在PCB 绘图区直接以图形方式实时查看延迟和相位信息。传统上,评估已布线接口的时序/长度的当前状态需要多次到Constraint Manager 或使用Show Element 命令。使用一个嵌入Allegro PCB 中走线引擎来评估复杂的时序约束和信号之间的相互依赖关系,可以通过定制的跟踪/连接线颜色、点线图案和定制的数据提示信息,以最简单的术语定义延迟问题,从而显示一组已布线信号的状态——DDR 通道或完整的DDRx 接口。通过嵌入式布线引擎,Timing Vision 可以在交互式编辑过程中向用户提供实时反馈,并增强用户解决大型总线或接口(如DDRx、PCIe 等)时序的能力。配合AiPT 和AiDT 功能,用户可以将调节DDRx 等标准接口所需的时间缩短三分之一,从而加快等长走线的速度,比使用传统方法手动进行调节更加高效。
AiPT
在像DDRx 这样的接口中,差分对需要设计师匹配静态和动态相位。在调节和匹配其他信号之前,匹配接口中所有差分对的相位是必要的第一步。AiPT 会自动匹配所选差分对的动态和静态相位。它使用一组参数,允许用户选择跟踪长度延长或缩短,以及接口位置设置等多种选项。使用AiPT,用户可以显著缩短匹配差分对的静态和动态相位所需的时间。
AiDT
当使用传统的手动方法进行像DDRx 这样的接口信号的延迟调节时,所需时间太长。而AiDT会根据用户定义的时序约束和调节参数,在用户选择的已走线网络通道或接口上自动生成匹配网络的等长走线。AiDT 计算所需连接的长度以满足时序约束,并在添加自动等长时使用可控推/拉技术。
AiDT 与AiPT
Backdrilling
High-Speed Option 允许用户指定关键高速信号上的哪些通孔应该使用背钻以避免反射。输出报告,描述底部、顶部或任何层的背钻的NC 文件和钻孔图表文件,使用户可以向他们的PCB制造商发送背钻相关制造文件
Allegro PCB Designer Manufacturing Option 提供了一套全面、强大、易于使用的工具,使PCB 设计师能够高效、低成本有效地简化从产品开发、发布到制造的整个开发流程。它包括三个模块:Design forManufacturing (DFM)检查器、Documentation Editor(文档编辑器)和PanelEditor(面板编辑器)。
DFM Checker
Manufacturing Option 中的DFM Checker 模块是为那些精研制造分析的工程师设计的,他们希望在PCB设计过程的任何阶段都能在一个健壮的环境中轻松地进行制造分析。DFMChecker 为所有主要PCB 设计工具、Gerber 文件、智能制造文件和NC 数据提供全面的分析,以确保提供给制造商的内容将最小化返工和修改的风险。
Documentation Editor
Manufacturing Option 中的文档编辑器是一个PCB 文档编写工具,文档创建过程借助智能化技术,以比传统方法更短的时间生成复杂的PCB 制造文档。文档编辑器使您能够快速创建驱动PCB 制造和组装的制造图纸。
Panel Editor
Manufacturing Option 中的面板编辑器模块以自动化的的方式定义和简化文档编写的复杂过程。该解决方案使设计师能够快速创建电子制造文档,清晰地定义PCB 制造的规格、组装、测试相关的文档。
Design Data Transfer to Manufacturing
这个功能模块可以生成完整的光绘图、裸板制造和测试文件,包括Gerber 274x、NC 钻孔和各种格式的裸板测试需要的文件。更重要的是,Cadence 支持无Gerber 制造的行业倡议,通过IPC-2581 格式设计数据的导入导出来实现。IPC-2581 数据以单个文件的形式提供给制造商,为高质量制造创造提供准确可靠的制造数据。用户也可以选择导出部分设计数据来保护他们的知识产权,而非导出所有设计数据的制造文件。IPC-2581 的导入仅用于将制造数据叠加到设计上,以供查看使用。
Constraint-Driven HDI Design Flow
由于BGA 引脚间距逐渐减小至低于1 毫米(0.8 毫米或更低的针距下降到0.65 毫米或0.5毫米),用户不得不采用高密度互连(HDI)的堆栈式PCB 技术。虽然小型化并不一定是许多市场领域的主要目标,但采用堆栈技术确实是在高密度PCB中让BGA扇出的必要手段,特别是在BGA 每侧有三排或四排引脚的情况下,几乎是必需的。Miniaturization Option 提供了一个经过验证的约束驱动的HDI 设计流程,以及一整套针对各种不同HDI 设计样式的全面设计规则,从混合堆栈/芯片组合到类似ALIVH 完整的堆垛过程。此外,它还包含添加HDI 的自动化功能,以缩短创建正确构造设计的时间。
Embedded Components(埋阻埋容)
缩小产品尺寸可以通过多种方式完成。PCB 设计师采取的一种方法是将封装元件嵌入到内层中。Miniaturization Option 能够提供约束驱动的埋阻埋容设计和布线。它支持直接和间接的附加技术,并支持具有双面接触、垂直原件嵌入以及在双层PCB 的介质层中嵌入元件。另外,它还能够提供在指定用于嵌入元件的层上创建和管理Cavitites 的功能。
Allegro PCB Designer Analog/RF Option 提供了混合信号设计环境,从原理图到带有反馈注释的布局,经过验证可将RF 设计生产率提高到50%。它允许工程师在Allegro PCB 设计环境中创建、集成和更新模拟/RF/微波电路和数字/模拟电路。它具备强大的布局能力和与RF 仿真工具之间的强大接口,工程师可以从Allegro Design Authoring、Allegro PCB Designer或Keysight Technologies Advanced Design System (ADS)开始RF 设计。
设计团队分散在各个区域甚至不同国家的情况越来越多,这加强了缩短设计周期的挑战。解决了使用传统方法,多用户在同一设计上进行协同速度过慢且容易出错的问题。Allegro PCB Designer Team Design Option 提供了一种多用户、并行设计方法,以缩短Layout 设计时间和实现更快的上市时间。多个设计人员同时在一个PCB 上工作,共享对单个PCB 数据库的访问权限,无论团队距离多远。设计人员可以将设计分成多个部分或区域,由多个设计团队成员同时进行布局布线和编辑。设计可以垂直(分段)分区和水平(层)分区。每个设计师可以看到所有分区的设计,并更新设计视图以观察其他用户分区的状态和进度。这种分区可以显著减少总体设计周期,加速设计过程。
Allegro PCB Designer Routing Option 与PCB Editor 紧密集成。通过Routing Option 界面,所有设计
信息和约束都会自动从PCB Editor 传递过来。布线完成后,所有布线信息都会自动传递回PCB Editor。
高复杂度、高密度和高速网络约束等设计挑战使得PCB 的手动走线变得困难和耗时。复杂互连设计最好
通过强大的自动化技术来解决。Routing Option 是强大、生产经验丰富的
自动布线工具,包括批量布线模式、用户定义布线策略的控制模式,且内置自动策略功能。
High-Speed Constraints-Driven Autorouting
高速网络约束和算法处理差分对、网络等长、时序、串扰、分层走线以及当今高速电路所需的
特殊要求。自动布线算法可以智能地处理绕过或穿过通孔的走线,并自动符合约束定义的长度或时序
标准。自动走线用于减少噪音敏感网络上的噪声。可以将不同的设计规则应用于设计的不同区域,例如
,在一个设计的连接器区域可以指定紧密的间距规则,在其他地方则可以采用较少的限制。
DFM Rules-Driven Autorouting
Routing Option 中的DFM 能力设计显著提高了制造收益。DFM 算法提供了一种扩散能力,
可在可用空间的基础上自动增加导体间隙。自动铜皮扩展通过重新定位导体来创建导体与引脚、
导体与SMD 焊盘以及相邻导体之间的额外空间,有助于改善制造性。用户可以灵活地定义一系列
间距值或使用默认值。
倒角和测试点可以在整个布线过程中添加。Routing Option 中的DFM 算法将自动使用最
佳的迭代距离,从最大到最小值。Routing Option 会自动添加可测试的过孔或垫片作为测试
点。可在PCB 的顶层、底层或两面添加测试点,支持单面和夹壳式测试仪。设计人员可以
选择符合其制造要求的测试点插入方法。测试点可以“固定”以避免昂贵的测试夹具修改。测
试点约束包括测试探针表面、过孔尺寸、过孔网格和最小中心距离。