芯片设计 CMOS模拟集成电路版图设计与验证:基于Cadence IC 617

本书主要依托Cadence IC 617版图设计工具与Mentor Calibre版图验证工具，在介绍新型CMOS器件和版图基本原理的基础上，结合版图设计实践，采取循序渐进的方式，讨论使用Cadence IC 617与Mentor Calibre进行CMOS模拟集成电路版图设计、验证的基础知识和方法，本书通过结合器件知识、电路理论和版图设计实践，使读者深刻了解CMOS电路版图设计和验证的规则、流程和基本方法，对于进行CMOS模拟集成电路学习的在校高年级本科生、硕士生和博士生，以及从事集成电路版图设计与验证的工程师，都会起到有益的帮助。

本书主要依托Cadence IC 617版图设计工具与Mentor Calibre版图验证工具，在介绍新型CMOS器件和版图基本原理的基础上，结合版图设计实践，采取循序渐进的方式，讨论使用Cadence IC 617与Mentor Calibre进行CMOS模拟集成电路版图设计、验证的基础知识和方法，内容涵盖了纳米级CMOS器件，CMOS模拟集成电路版图基础，Cadence IC 617与Mentor Calibre的基本概况、操作界面和使用方法，CMOS模拟集成电路从设计到导出数据进行流片的完整流程。同时分章节介绍了利用Cadence IC 617版图设计工具进行运算放大器、带隙基准源、低压差线性稳压器等基本模拟电路版图设计的基本方法。*后对Mentor Calibre在LVS验证中典型的错误案例进行了解析。

本书通过结合器件知识、电路理论和版图设计实践，使读者深刻了解CMOS电路版图设计和验证的规则、流程和基本方法，对于进行CMOS模拟集成电路学习的在校高年级本科生、硕士生和博士生，以及从事集成电路版图设计与验证的工程师，都会起到有益的帮助。

前言

第1章 纳米级CMOS器件1

1.1概述1

1.2平面全耗尽绝缘衬底上硅（FD-SOI）MOSFET4

1.2.1采用薄氧化埋层的原因5

1.2.2超薄体中的二维效应8

1.3FinFET11

1.3.1三栅以及双栅FinFET12

1.3.2实际中的结构选择19

1.4基于gm/ID的设计方法20

1.4.1模拟集成电路的层次化设计20

1.4.2gm/ID设计方法所处的地位21

1.4.3gm/ID设计方法的优势22

1.4.4基于Vov的设计方法23

1.4.5gm/ID设计方法详述27

1.4.6基于gm/ID的设计实例31

第2章 CMOS模拟集成电路版图基础33

2.1CMOS模拟集成电路设计流程33

2.2CMOS模拟集成电路版图定义36

2.3CMOS模拟集成电路版图设计流程37

2.3.1版图规划38

2.3.2版图设计实现39

2.3.3版图验证40

2.3.4版图完成41

2.4版图设计通用规则42

2.5版图布局44

2.5.1对称约束下的晶体管级布局45

2.5.２版图约束下的层次化布局46

2.6版图布线50

2.7CMOS模拟集成电路版图匹配设计54

2.7.1CMOS工艺失配机理54

2.7.2元器件版图匹配设计规则56

第3章 Cadence Virtuoso 617版图设计工具59

3.1Cadence Virtuoso 617界面介绍59

3.1.1Cadence Virtuoso 617 CIW界面介绍60

3.1.2Cadence Virtuoso 617 Library Manager界面介绍66

3.1.3Cadence Virtuoso 617 Library Path Editor操作介绍85

3.1.4Cadence Virtuoso 617 Layout Editor界面介绍96

3.2Virtuoso 基本操作124

3.2.1创建圆形124

3.2.2创建矩形125

3.2.3创建路径126

3.2.4创建标识名127

3.2.5调用器件和阵列128

3.2.6创建接触孔和通孔130

3.2.7创建环形图形131

3.2.8移动命令132

3.2.9复制命令133

3.2.10拉伸命令134

3.2.11删除命令135

3.2.12合并命令135

3.2.13改变层次关系命令136

3.2.14切割命令138

3.2.15旋转命令139

3.2.16属性命令140

3.2.17分离命令141

3.2.18改变形状命令142

3.2.19版图层扩缩命令143

第4章 Mentor Calibre版图验证工具145

4.1Mentor Calibre版图验证工具简介145

4.2Mentor Calibre版图验证工具调用145

4.2.1采用Virtuoso Layout Editor内嵌方式启动146

4.2.2采用Calibre图形界面启动147

4.2.3采用Calibre View查看器启动149

4.3Mentor Calibre DRC验证151

4.3.1Calibre DRC验证简介151

4.3.2Calibre nmDRC界面介绍153

4.3.3Calibre nmDRC验证流程举例159

4.4Mentor Calibre nmLVS验证170

4.4.1Calibre nmLVS验证简介170

4.4.2Calibre nmLVS界面介绍170

4.4.3Calibre LVS验证流程举例183

4.5Mentor Calibre寄生参数提取(PEX)194

4.5.1Calibre PEX验证简介194

4.5.2Calibre PEX界面介绍194

4.5.3Calibre PEX流程举例204

第5章 CMOS模拟集成电路版图设计与验证流程213

5.1设计环境准备213

5.2单级跨导放大器电路的建立和前仿真219

5.3跨导放大器版图设计230

5.4跨导放大器版图验证与参数提取241

5.5跨导放大器电路后仿真258

5.6输入输出单元环设计264

5.7主体电路版图与输入输出单元环的连接272

5.8导出GDSII文件277

第6章运算放大器的版图

设计280

6.1运算放大器基础280

6.2运算放大器的基本特性和分类281

6.2.1运算放大器的基本特性281

6.2.2运算放大器的性能参数282

6.2.3运算放大器的分类286

6.3单级折叠共源共栅运算放大器的版图设计291

6.4两级全差分密勒补偿运算放大器的版图设计296

6.5电容—电压转换电路版图设计300

第7章 带隙基准源与低压差线性稳压器的版图设计308

7.1带隙基准源的版图设计308

7.1.1带隙基准源基本原理308

7.1.2带隙基准源版图设计实例314

7.2低压差线性稳压器的版图设计318

7.2.1低压差线性稳压器的基本原理319

7.2.2低压差线性稳压器版图设计实例321

第8章 Calibre LVS常见错误解析326

8.1LVS错误对话框（RVE对话框）326

8.2误连接334

8.3短路336

8.4断路337

8.5违反工艺原理338

8.6漏标342

8.7元件参数错误343

参考文献345