Active-HDL 是一款基于 Windows 的集成式 FPGA 设计创建和仿真解决方案，专为团队协作环境而设计。Active-HDL 的集成设计环境 (IDE) 包含一套完整的 HDL 和图形化设计工具，以及 RTL/门级混合语言仿真器，可实现 FPGA 设计的快速部署和验证。
设计流程管理器可在设计输入、仿真、综合和实现流程中调用 120 多种 EDA 和 FPGA 工具，使团队能够在整个 FPGA 开发过程中始终使用同一平台。Active-HDL 支持来自 Altera、Atmel、Lattice、Microsemi (Actel)、Quicklogic、Xilinx 等业界领先的 FPGA 器件。
主要特性和优势：
项目管理
统一的团队设计管理，确保本地或远程团队之间的一致性
可配置的 FPGA/EDA 流程管理器接口，可与 120 多个供应商的工具集成，使团队在整个 FPGA 开发过程中始终使用同一平台
图形/文本设计输入
使用文本、原理图和状态机快速部署设计
使用更安全可靠的互操作加密标准分发或交付 IP
仿真和调试
功能强大的通用内核混合语言仿真器，支持 VHDL、Verilog、SystemVerilog（设计）和 SystemC
使用图形交互式调试和代码质量工具确保代码质量和可靠性
使用代码覆盖率分析工具执行指标驱动的验证，以识别设计中未执行的部分
使用基于断言的验证 (ABV)（SVA、PSL、OVA）提高验证质量并发现更多错误
使用 MATLAB/Simulink 接口弥合 HDL 仿真和 DSP 模块的高级数学建模环境之间的差距
文档HTML/PDF
使用 HDL 到原理图转换器，将抽象的设计理念以易于理解的图形形式呈现
通过自动生成 HTML 和 PDF 格式的设计文档，快速共享设计
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