Prodigy 芯神瞳原型验证解决方案是业内领先的数字芯片验证方案，帮助全球顶尖的芯片企业开发IC/ASIC/SoC/RTL设计和验证，在流片（tape-out）前更早更快地找到设计缺陷，比如逻辑错误等，适用于验证专门应用的集成电路（ASIC）和片上系统（SoC）设计和功能的正确性。还可以帮助芯片开发者提早进行嵌入式软件开发及软硬件协同设计，从而加快芯片产品上市速度，抢占市场先机。该解决方案包含原型验证硬件、软件工具、深度调试套件以及外置应用库，多组合方案能够为开发者提供多种容量范围，并覆盖各类 ASIC 以及 SoC 设计的验证需求，并应用于智慧医疗、汽车电子、5G通信、消费电子等终端领域。

制造商

上海思尔芯技术股份有限公司 上海

主要功能 数字IC验证/逻辑仿真

Prodigy 芯神瞳原型验证解决方案功能与配置

集中了解Prodigy 芯神瞳原型验证解决方案的产品介绍、版本配置、功能模块、新版发布以及系统与硬件要求，便于快速判断产品能力和部署条件。

软件介绍

主要特点：
有效缩短 ASIC/SoC 设计映射到 FPGA 的时间
丰富的工具支持（分割和调试）, 以及90多种配套子卡库
灵活与可扩展的架构体系，可满足不同设计容量、应用程序和设计阶段的需求

「芯神瞳」逻辑矩阵 LX

逻辑矩阵 Logic Matrix（LX）是公司结合多年原型验证产品经验和超大规模芯片设计与验证的发展趋势成功研发的企业级高密原型验证产品。逻辑矩阵除了承袭公司原型验证产品高性能的特性外，还能够提供更高的单系统逻辑密度、更高的通信带宽、更灵活的组网拓扑能力，进一步缩短客户芯片设计软硬件验证所需要的周期，并可加速IP开发、SoC全系统验证开发和软件开发等。
逻辑矩阵每个平台最高可配8颗 FPGA，LX1 采用的是赛灵思 (Xilinx) 的 Virtex UltraScale VU440，LX2 采用的是 Virtex UltraScale+ VU19P，满足客户不同需求。

逻辑矩阵的特点如下：

业内领先的系统容量，单机柜最高可达 64 颗 FPGA 和超过 30 亿等效 ASIC 门
灵活的拓扑及多层次的组网能力，显著提升超大规模原型速度
高度模块化的设计，易于在标准机柜中部署、扩展及维护
丰富的原型验证工具支持，缩短原型验证环境的建立时间
企业级管理与控制软件，实现原型资源、多用户和多项目管理
灵活的使用场景：早期软件开发、全系统验证、高性能回归测试

「芯神瞳」逻辑系统 LS
芯神瞳逻辑系统Logic System (LS）在逻辑模块产品的基础上进行了技术创新与架构升级，采用高度模块化及一体化的设计，提供高灵活性和优良性能。逻辑系统拥有丰富的原型验证工具支持（分割和调试），加速原型验证环境的建立；易于重新配置或堆叠设计，便于扩展到多个项目；丰富的外置应用库用以快速构建目标原型系统。同时，芯神瞳逻辑系统还拥有丰富的产品线，可以满足不同使用者的设计验证需求，支持英特尔（Intel）或赛灵思（Xilinx）的 FPGA 芯片。

S7 系列
S7 系列逻辑系统可选配单核，双核或四核 Xilinx 的 Virtex UltraScale+ XCVU9P，XCVU13P 和 XCVU19P FPGA Virtex UltraScale 系列
Virtex UltraScale (VU) 系列逻辑系统可选配单核，双核或四核 Xilinx 的 Virtex UltraScale XCVU440 FPGAStratix 10 系列
Stratix 10 系列逻辑系统可选配 Intel Stratix 10 GX2800 或者 GX 10M FPGA
Arria 10 系列
Arria 10 系列使用 Intel Arria 10 GX1150 FPGA「芯神瞳」逻辑模块 LM
逻辑模块是公司较早推出的原型验证产品，自推出之后已广泛被业内知名的 SoC/ASIC 设计公司所使用。

逻辑模块采用轻便型的单板结构和外设接口，通过支持高速 I/O 连接器互连的设计理念实现工具的高可扩展性和高可重用性，同时配备专属处理器和自主研发的控制算法实现高效的运行管理。逻辑模块支持用户根据实际需求选配赛灵思 (Xilinx) 的 Virtex UltraScale VU440, Kintex UltraScale KU115, Kintex-7 以及国产 FPGA 芯片，具体型号及参数请看以下表格。

芯神瞳完整原型工具链：

自动原型编译软件
针对旗下原型验证平台设计的自动原型编译与调试软件，可对大规模 SoC 设计进行 RTL 级分割，缩短设计的综合时间；

「芯神瞳」自动原型编译软件
芯神瞳自动原型编译软件 - 芯神瞳 Player Pro 是思尔芯针对其芯神瞳逻辑矩阵、逻辑系统和逻辑模块原型验证平台而设计的自动原型编译与调试 EDA 工具。包含完整的设计编译、运行控制、设计调试等功能，可将用户设计自动编译并加载至原型验证平台，实现高效的系统级验证和软件开发，加速芯片的开发进程。
更快的分割引擎支持十亿门等级设计
增强 Pin-Multiplexing 模块使系统性能提高 50%
灵活支持多 Pin-Multiplexing 比率
通过优化的 Black-Box 技术节省多达 70% 的时间
全自动 TCL 脚本支持特点与优势

自动编译CT

集成的 GUI 和 Tcl 脚本接口，可自动实现 RTL 至 FPGA 执行文件的完整编译流程，包括设计综合、自动分割、布局布线等，直至生成设计 bin 文件。自动编译流程
芯神瞳 Player Pro - CompileTime 可通过图形化的界面引导，逐步完成所有编译步骤，并可以通过Tcl 模式自动执行 ECO 流程。

设计导入
设置内部探针信号
调用综合工具综合
设计分割
I/O 管脚分配
运行布局布线
生成执行文件

I/O管脚分配
自动集成 S2C 子板 I/O 管脚对应关系的库文件，并可自动匹配到I/O 连接器，提升效率并最小化了人为出错的几率。
设计分割
自动或人工指导分割设计到多颗FPGA
支持自动设置黑盒，节省设计编译时间
多种 TDM IP 自动注入，提升系统性能
管脚复用逻辑自动插入，待复用管脚信号预检，以获得更好的性能
全系统时序分析，加速设计迭代

调式软件DT

芯神瞳 Player Pro - DebugTime 支持预先选择或设定待触发或追踪的内部信号，从而实现多 FPGA 系统的联合调试。在运行调试过程中，所选择的探针信号将被追踪和存储在专属 DDR4 内存，进行数据分析与调试。

设计调试
集成的内部电路调试设置

- 可标记 FPGA 内部信号，以防综合时被优化•

- 内部探针信号会根据设计分割的结果自动分配到多颗 FPGA 内

- 通过同一控制台设置多颗 FPGA 的触发和跟踪信号
设置大量的内部探针，无需重新编译

- 可标记不限数量的 FPGA 内部探针信号

- 在 FPGA 无需重新编译的情况下，每 FPGA 可以追踪到较多 16K 探针信号（8 组，每组 2K 探针信号）

运行调试
当设计调试的编译流程完成时，可通过选配的芯神瞳 Multi-Debug Module Pro (MDM Pro)调试设备，通过芯神瞳 Player Pro - DebugTime 进行触发条件设置，捕获并上传波形数据进行设计调试。

触发条件设置

用户可以通过芯神瞳 Player Pro - DebugTime 调试面板设置触发事件和组合事件。
- 触发事件支持： ==、 !=、 >=、 <=、>、 < 和计数

- 组合活动支持： ! &,|,^ - > 和计数

- 支持较多 8 个事件触发模块的组合

- 支持状态机脚本语言
多 FPGA 同时调试（需要 MDM Pro 硬件）

- 使用单个逻辑分析器调试多颗 FPGA

- 通过高速收发器将多 FPGA 的触发和跟踪数据传输给 MDMHW

- 编写 VCD/FST 格式的采样数据以供分析

- 外部存储器支持较多存储 64GB 的波形数据

实时控制RT

芯神瞳 Player Pro - RunTime 可通过以太网或 USB 连接方式实现对芯神瞳逻辑矩阵、逻辑系统和逻辑模块原型验证平台的远程管理、控制与监测功能。
多配置方式
支持 USB 和以太网接口将设计文件直接下载到 FPGA 内
支持写入原型验证平台板载的 SD 卡内，并从 SD 卡快速加载

虚拟“SWs 和 LED”

提供丰富的虚拟开关、指示灯、串口等，便于远程调试

虚拟状态灯可用于快速监测设计的状态

虚拟按钮和开关可用于快速设置设计的输入条件

虚拟串口用于设计的固件调试

硬件自检测

通过软件向导，引导并帮助用户快速诊断 I/O 引脚、互连线、及全局时钟线等资源的状态。

远程系统控制

所有系统功能都可以通过 USB 或以太网进行远程控制

SD 卡插入时系统自动监测

轻松地监测 I/O 电压、电流和温度

自动识别插入子卡类别

在同一控制台下，方便地控制多个原型验证平台

参数配置

适用的硬件

编译：VU, VU+, KU, S10 and A10

实时控制：VU, VU+, KU, S10 and A10

调试设置：VU+ 和 VU

适用的 OS

自动编译：64 位 RHEL7.7/7.8, Ubuntu 16.04/18.04 & CentOS 7.3/7.6

实时控制：64 位 Windows 10, RHEL7.6, Ubuntu 16.04/18.04 & CentOS 7.4

设计调试：64 位 Windows 10, RHEL7.8, & CentOS 7.3

CentOS 7.4 64-bit

适用的语言

Verilog / VHDL

System Verilog

EDIF

混合编程语言

深度调试套件

用于多颗FPGA的深度调试，基于思尔芯的创新技术，以协助用户快速、高效地寻找设计中隐藏较深、最棘手的错误；

「芯神瞳」深度调试套件
芯神瞳深度调试套件 Multi-Debug Module（MDM）是创新的基于原型验证解决方案的调试工具，帮助开发者寻找设计中隐藏较深、最棘手的错误。显著缩短调试周期，使得产品能够更快推向市场。深度调试套件支持用户进行多颗 FPGA 的并行调试，并经内/外部硬件模块实现海量数据存储，而不消耗用户内存。Multi-Debug Module Pro
应用专利*技术在多个关键维度都进行了提升
*美国发明专利3项，专利号：US008356272、US008607174、US009032344

协同仿真套件
将设计快速链接到原型验证环境。高吞吐量的数据通道帮助大量的事务级数据在 FPGA 与 PC 主机之间交互；

「芯神瞳」协同仿真套件
加速虚拟原型样机开发，RTL验证和SoC软件验证基于FPGA的原型系统在运行速度和准确度上都接近最终流片回来的芯片，所以对于芯片完整的功能性确认以及早期软件开发来说均具有重要意义。但是需要具备丰富的专业知识、大量资源来构建额外的硬件环境、以及互联技术方案，才能最终构建一个符合标准的原型验证系统。

芯神瞳协同仿真套件ProtoBridge通过采用业内广泛使用的 AXI-4 总线协议以及独有的专利技术*，实现了将设计链接到 FPGA 原型验证环境。它建立了一个高吞吐量的数据通道，允许大量的事务级数据在 FPGA 与 PC 主机之间进行交互。

产品特征

用来进行 FPGA 集成的 AXI-4 事务级互连模块主从接口
在计算机上的一组用来执行 AXI 总线功能的 C-API 函数
针对 Linux 或者 Windows 系统的 PCIe Gen3 驱动程序
包含 FPGA 内部存储演示的参考设计
系统集成指南和详细的产品规格

外置应用库
业内较多的外置应用库，包含90+的接口子卡、配件和相应的参考设计，以协助用户快速建立芯片原型验证环境；

「芯神瞳」外置应用库
芯神瞳外置应用库是用来加速和简化系统原型设计，配套方案不仅提供预测试的接口，还提供相应的参考设计帮使用者快速的构建原型环境。芯神瞳外置应用库具有以下优势：覆盖率高，90多种子卡和配件覆盖主流应用领域；实用性强，现成的解决方案加速系统原型验证；性能可靠，质量和性能得到数百位客户的认可。多种模块类别可供选择：ARM处理器模块、嵌入式和多媒体模块、通用扩展模块、通用接口模块、高速GT接口模块、存储模块。

高速GT接口模块
High Speed GT Peripherals

通用接口模块
General Peripherals

存储模块
Memory Modules

ARM处理器模块
ARM Processors

嵌入式和多媒体模块
Embedded & Multimedia

通用扩展模块
Expansions & Accessories

云管理软件
帮助用户通过各种终端设备快速访问、部署各地的FPGA算力与CPU集群资源。仅需几分钟即可完成环境创建、操作或移除。

「芯神瞳」云管理软件 Neuro
Neuro 可以协助用户将其分散在全球的原型验证资源进行云端虚拟化，工程师几分钟内即可完成验证环境的部署，快速访问其数据中心、实验室或机房内的原型验证资源和 CPU 集群算力资源，实现用户、CPU 算力、原型验证、虚机/容器等资源的集中管理，并更大化用户的投资回报率（ROI）。现 Neuro 软件成熟，已得客户验证，可长效保护客户的云端验证环境。