Cadence SIP Layout
为了提高功能密度，SiP设计在封装内采用了复杂的三维（3D）架构。包括堆叠金属线压焊裸片、堆叠在倒装芯片裸片上的金属线压焊裸片、裸片之间直接连BONDING线、使用媒介基板、以及包括堆叠封装（PoP）在内的其它复杂组合。
1、3D堆叠方式预览很好的帮助设计师或制造商理解层叠的堆叠方式。
2、支持完整个设计预览或特定对象预览，例如晶粒堆栈或复杂的导孔阵列。
3、辅助检查DFM问题，验证产品的可靠性，从而设计问题，DFM工艺问题发现在设计前端。
模块说明
