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PLD设计与仿真
可编程逻辑器件PLD的设计流程主要包括设计准备、设计输入、设计处理和器件编程四个步骤,同时包括相应的功能仿真、时序仿真和器件测试三个设计验证过程。
ModelSim 可模拟行为、RTL 和门级代码 - 通过独立于平台的编译提高设计质量和调试效率。单内核模拟器技术可在一个设计中实现 VHDL 和 Verilog 的透明混合。
HDL Designer将深度分析功能、高级创建编辑器以及完整的项目和流程管理相结合,提供强大的 HDL 设计环境,提高单个工程师和团队的工作效率(本地或远程),并实现可重复且可预测的设计流程。
Visual Elite建立在强大的HDL实施基础设施之上,同时提供最先进的电子系统级(ESL)和事务级建模(TLM)概念和机制
FPGA I/O优化可以消除FPGA和PCB设计组织之间的障碍,以更高的精度和速度实现并行设计过程,并提供正确的按结构FPGA I/O分配,允许在PCB过程中进行管脚交换和基于布局的I/O优化
  • pads
  • fluent
Precision RTL是Mentor Graphics的入门级FPGA合成解决方案,提供高质量的结果,是Mentor Graphics全面的独立于FPGA供应商的解决方案的一部分
LeonardoSpectrum 是 Mentor 公司出品的一款 HDL 逻辑综合软件,应用于通信、宽带、无线及多媒体领域的可编程 SoC 设计。Leonardo Spectrum 可控性较强。可以提供更好的合成能力,是 Mentor G
Xpedition xDX Designer是一个完整的设计创建、定义和重用解决方案 Xpedition xDX Designer(以前称为DxDesigner)为设计创建、定义和重用提供完整的原理图设计解决方案。它在基于团队的并行设计环
精确的物理特性后放置和路由(p&R)物理合成,以满足复杂FPGA设计的严格时序要求 除了p&;R physical synthesis,Precision physical为进一步的物理优化提供了一个交互式布局编辑器,并为增量更改提
HDL作者提高了单个工程师的生产力,同时提高了他们作为一个团队的工作能力。先进的编辑器和HDL代码可视化,以图形和表格的形式呈现设计,加快了FPGA和ASIC设计的设计创建和分析。时间就是金钱,但数据也是如此,所以HDL作者还通过管理设计数
Catapult高级综合平台使设计师能够使用行业标准ANSI C++和SystemC来描述功能意图,并提升到更高效的抽象级别 从这些高级描述中,Catapult生成生产质量RTL。通过加快RTL的运行速度和自动生成无缺陷RTL,Catap
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Cadence® Emulation Development Kit (EDK) 是面向 Palladium® 平台用户的预配置解决方案,提供建模准确度、高性能和远程访问功能,以在pre-silicon的模拟环境中验证固件、软件和系统。使用
  包括设计输入、合成、优化、验证和仿真等。借助数百万个逻辑元件大幅增强设备的功能,为设计师提供把握下一代设计机遇所需的理想平台。
Cadence PSpice与MathWorks的集成MATLAB和Simulink为PCB设计和实现提供了完整的系统级仿真解决方案。客户现在可以利用PSpice进行模拟/混合信号仿真,并在单一的集成系统设计和调试环境中执行MATLAB
Cadence CONFORMAL是一款形式验证驱动的等效、低功耗和ECO解决方案,使用可为用户提供独立的等效性检查解决方案,支持从RTL到P&R的最终网表验证设计。除了标准的等效性检查外,Conformal解决方案提供丰富的功能,随着设计
Cadence公司针对复杂IC设计,特别是纳米级设计,推出Incisive验证平台。它是嵌入式软件、控制、数据通道和模拟/混合信息/RF设计的统一平台。Incisive平台内建支持Verilog、VHDL、SystemC、SystemC验证
Cadence推出的JasperGold形式验证平台,此新型形式验证解决方案将Cadence Incisive形式与JasperGold技术整合为单一平台,与以往解决方案相比,效率得到了较大提升。此外,整合至Cadence系统开发套装 (C
使用面向开放计算语言 (OpenCL™) 的 Altera® SDK,用户可以抽象出传统的硬件 FPGA 开发流程,采用更快、更高层面的软件开发流程。在基于 x86 的主机上迅速完成 OpenCL 加速器代码仿真,获得详细的优化报告,包括专
The Aldec OEM Simulator perfectly complements Altium Designer's powerful FPGA design capabilities by bringing industry l
ALINT design analysis tool decreases verification time dramatically by identifying critical issues early in the design s